Цифровой функциональный преобразователь
Изобретение относится к вычислительной технике и может быть применено в специализированных вычислителях. Целью изобретения является повышение быстродействия. Преобразователь содержит блок 1 памяти опорных значений, регистр 2 опорных значений, первую 3 и вторую 4 схемы сравнения, блок 5 генерации функций, триггер 6, элемент И 7, тактовый вход 8, регистровый запоминающий блок 9. Достижение цели обеспечивается за счет организации выборки из памяти по методу страничной обработки. 2 ил.
СОЮЗ СОВЕТСНИХ
СОЦИАЛИСТИЧЕСНИХ
РЕСПУБЛИК
ГОСУДАРСТВЕННЫЙ НОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И (ЛНРЬП ИЯМ
ПРИ ГКНТ CCCP
1 (21) 4437358/24-24 (22) 06,06.88. (46) 23.09.90. Бюл. Р 35 (71) Львовский политехнический институт им. Ленинского комсомола (72) Т.Г.Галамай, В.ь.Древчяк и Л.В.?1ороз (53) 681.325 (088.8) (56). Авторское свидетельство СССР
Р 983704, кл. С 06 F 7/38, 1982.
Авторское свидетельство СССР
Р 1086419, кл. С 06 F 1/02, 1982 ° (54) ЦИФРОВОЙ ФУНКЦИОНАЛЬНЫЙ ПРЕОБРАЗОВАТЕЛЬ
„„Я0„„1594515 А 1 (Щ5 Г. 06 F 1/02, 15/31
2 (57) Изобретение относится к вычислительной технике и может быть применено в специализированных вычисли-". телях. Целью изобретения является повышение быстродействия. Преобразователь содержит блок 1 памяти опорных значений, регистр 2 опорных значений, первую 3 и вторую.4 схемы сравнения, блок 5 генерации 6ункцнй, триггер 6,,элемент И 7,- тактовый вход
8, регистровый запоминающий блок
9. Достижение цели обеспечивается за счет организации выборки из памяти по методу страничной обработки. 2 ил.
1594515
Изобретение относится к вычислительной технике и может быть испольэовано в специализированных вычислит елях.
Целью изобретения является повЫшение быстродействия.
На фиг, 1 представлена Аункционалвная схема преобразователя; на Аиг.2 схема блока генерации функции, 10
Преобразователь содержит блок 1 гамяти опорных значений, регистр 2 опорных значений, первую схему 3 сравнения, вторую .схему 4 сравнения, блок
5 генерации Аункции, триггер 6, элемент И 7, тактовый вход 8, регистровый запоминающий блок 9, выход 10 признака окончания вычислений, первый ин выход 11, второй информационный выход 12, инАормационный 20 вход 13, вход 14 сброса, тактовый вход
15 блока генерации Аункции.
Блок генерации Аункции содержит два управляемых лвоичных умножителя
16 и 17, в состав которых входят 25 счетчики 16.1 и 17.1 и группа элементов И-ИЛИ 16.2 и 17.2, умножитель
16, сумматор-вычитатель 19.
Преобразователь работает следующим образом. 30
Входной сигнал (аргумент Х) в параллельном двоичном коде поступает на вход устройства, причем сигналы, со.ответствующие старшим разрядам, подаются на вход блока 1 памяти и опорньж значений, а младшие разряды под35 ключены к входу второй схемы 4 ñðàâнения и к входу адреса считываний регистрового запоминающего блока 9.
С изменением старших разрядов аргумента код на выходе блока 1 памя- ти опорных значений изменяется. Это приводит к срабатыванию первой схемы 3 сравнения, на ее выходе появляется короткий импульс ° По этому импульсу код, установленный на выходе блока 1 памяти опорных значений, перезаписывается в регистр 2 опорных значений, устанавливаются начальные условия к блоке 5 генерации функций, и на выходе триггера 6 устанавливает-ся значение логической "1", Открывается элемент И 7 и импульсы с тактового входа 8 начинают поступать на одноименный вход 15 блока 5 генера.ции функции. По каждому импульсу
55 на входе блока 15„ на втором инАормациопном выходе . 3 блока 5 генерации
Аункций, последовательно Аормируются значения воспроизводимой Аункциональной зивисимости в заданном поддиапазоне.
Код, соответствующий количеству импульсов, поступающих на вход 15,формируется на первом информационном выходе
11 блока 5 генерации функции и поступает на вход первого операнда второй схемы 4 сравнения и на вход адреса записи регистрового запоминающего блока 9. Таким образом, по адресу, установленному на выходе 11, данные с выхода 12 записываются в регистровый запоминающий блок 9. В то же время на входе второго операнда второй схемы 4 сравнения и на входе адреса считывания регистрового запоминающего блока 9 установлены младшие разряды аргумента. Если код на первом информационном выходе 11 становится больше кода, соответствующего младшим разрядам аргу лента, срабатывает вторая схема ; сп;-.в: ения и на вход разрешен.лй с-ьлтыьания регистрового запомина.щего блока 9 поступает сигнал, раэрешающийл считывание данных, На выходе запоминающего блока 9 появляется код, соответствующий результату функционального преобразова:;ия аргумента, установленного на входе устройства. Запись данных в блок
9 продолжается до момента появления импульса на выходе 10 признака окончания вычислений блока 5 генерации
Аункдли, По импульсу на выходе 10, на выходе триггера 6 устанавливается значение логического "0" и элемент И
7 закрывается. Последующий процесс функционального преобразования проходит следующим образом. Если аргуйент изменяется в пределах отработанного поддиапазона, то нужная функция просто считывается из регистрового запоминающего блока 9, если аргумент выходит из этого поддлапазона, то процесс Аункциональной переэатлси происходит заново.
Сигнал готовности преобразоватеЛя формируется на основе анализа сигналов с выхода второй схемы 4 сравнения и триггера 6. формула изобретения
ЦиАровой Аункциональньй преобразователь, содержащий блок генерации
Аункции, блок памяти опорных значений, триггер и элемент И, причем выход триггера соединен с первым входом
Составитель С.Куликов
Техред M.Õîäàíè÷
Редактор И.Бланар
Корректор ?1.Кучерявая
Тираж 567 Подписное комитета по изобретениям и открытиям при ГКНТ СССР
Москва, Ж-35, Раушская наб., д. 4/5
Заказ 2829
ВНИИПИ Государственного
113035, Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101
5 15945 элемента И, второй вход которого соединен с тактовым входом преобразователя, отличающийся тем, что, с целью повышения быстродействия, в него дополнительно введены регистровый запоминающий блок, две схемы сравнения и регистр опорных значений причем вход старших разрядов преобразователя соединен с адресным входом блока памяти опорных значений, выход которого соединен с информационным входом. регистра опорных значений, с информационным входом блока генерации функций и входом первого операнда первой схемы сравнения, вход второго операнда которой соединен с выходом. регистра опорных значений, синхронизирующий вход которого соединен с вы.ходом признака "Больше" первой схемы 20 сравнения, с входом сброса блока генерации функции и с -входом установки триггера, выход окончания вы1 5 6 числеиий и тактовый вход блока генера ции функции соединены с входом сбро са триггера и выходом элемента И соответственно, первый информационный выход блока генерации функции соединен с входом адреса записи.регистрового запоминающего блока и входом первого операнда второй схемы сравнения, вход второго операнда которой соединен с входом младших разрядов преобразователя и входом адреса считывания регистрового запоминающего блока, вход разрешения считывания которого соединен с выходом признака
"Первый операнд больше" второй схемы сравнения, информационный выход регистрового запоминающего блока соединены с вторым информационным выходом блока генерации функций и выходом результата преобразователя соответственно.
