Устройство для цифровой фильтрации

 

Изобретение относится к вычислительной технике, предназначено для вычисления дискретного преобразования Фурье и цифровой фильтрации и может быть использовано в системах цифровой обработки сигналов. Цель изобретения - упрощение устройства. Поставленная цель достигается за счет того, что устройство содержит информационный вход, входной блок памяти, коммутатор, информационную шину, блок постоянной памяти, N триггеров (N - длина импульсной характеристики), элементы И, элементы НЕ, входные регистры, умножители, сумматоры, выходные регистры, накапливающий сумматор, выход постоянной составляющей, шину весовых коэффициентов, блок синхронизации, генератор тактовых импульсов, выходной блок памяти, блок задержки, выход гармоник, вычислительные модули, коммутаторы, выход фильтрации. 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (ц) С 06 F 15/353 р ЯИЗМ,11ДЦт 1;„,,- ;„ЯЦЕКИ

-,1,,-, ;O,"ÅtiÀ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТОРСИОМ,Ф СВИДЕТЕЛЬСТВУ

ГОСУДАРСТ8ЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И О 1НРЫТИЯМ

ПРИ ГКНТ СССР (21) 4603585/24-24 (22) 09.11.88 (46) 30.09.90. Бюп. У 36 (71) Житомирский филиал Киевского политехнического института (72) Ю.С.Каневский, Д.В.Корчев и И.А.Коноплицкий (53) 681,32(088.8) (56) Авторское свидетельство СССР

Р 1196894, кл. G 06 F 15/332, 1984, Авторское свидетельство СССР

Р 1348815, кл. С 06 Р 15/353 ° (54) УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ ФИЛЬТРАЦИИ (57) Изобретение относится к вычисли" . тельной технике, предназначено для вычисления дискретного преобразования

Фурье и цифровой фильтрации и может

Изобретение относится к вычислительной технике, предназначено для вычисления дискретного преобразования

Фурье и процедуры цифровой фильтрации, и может быть использовано в системах цифровой обработки сигналов.

Целью изобретения является упрощение устройства за счет снижения аппаратурных затрат на форьжрование весовых коэффициентов.

На фиг.1 и 2 изображена структурная схема устройства для цифровой фильтрации; на фиг.3 — функциональная схема блоков (оперативной) памяти, пример выполнения; на фиг.4 - функциональная схема блока управления, пример выполнения; на фиг.5 — функцио„.80„„1596347 А1

2 быть использовано в системах цифровой обработки сигналов. Цель изобретения — упрощение устройства. Поставленная цель достигается за счет того, что устройство содержит информационный вход, входной блок памяти, коммутатор, информационную шину, блок постоянной памяти, N триггеров (К— длина импульсной характеристики),элементы И, элементы НЕ, входные регистры, умножители, сумматоры, выходные регистры, накапливающий сум- . матор, выход постоянной составляющей, шину весовых коэффициентов, блок синхронизации, генератор тактовых импульсов, выходной блок памяти, блок задержки, выход гармоник, вычислительные модули, коммутаторы, выход фильтрации. 5 ил. чальная схема блока задержки, пример выполнения °

Устройство (фиг.1.:и 2) содержит иформационный вход 1, входной блок

2 (оперативной) памяти, (входной) ком- „ф мутатор 3, информационную шину 4, блок ,5 постоянной памяти, триггеры б.i (i = Г;И1, элементы И 7.i элементы

HE 8.i входные регистры,9 ° i; умножители 10,i .сумматоры 11.i выход- е

:ные регистры 12.i накапливающий сумматор. 13.х, выход постоянной составляющей 14, вход 15 весовых коэффици" ентов, блок 16 синхронизации, генератор 17 тактовых импульсов, выходной блок 18 (оперативной) памяти, блок

19 задержки, выход 20, вычислительH-1

F (о) Х. à (n) с н=в. (7) Ф Ъ7Ъ" W а" (1) F (2)

F (4) WiWoW3Wf

W4W3W1W t а (2) х а (4}

l5 (8) где а™(n)

F" (k)—

n Ü

k - 1, (N-1) /2 (9) 35 (3) 40

45 (4)

Вх. умн, Такт

3 159634 ные модули 21. i коммутаторы 22.i входы 23 и 24 блока 16, выходы 25 -

28 блока 16, вход 29 выбора режима устройства, выход 30 блока 16, выход 31 блока 16, выход 32 фильтрации.

Устройство при вычислениИ ДПФ работает следующим образом.

Устройство вычисляет следующее выражение .

И-1

F (k) =, à (n) W, k * О,N-1,(1)

n*O элементы исходного вектора а„ g размерности Nl элементы выходного вектора коэффициентов Фурье размерности Я; 20 весовые коэффициенты;

° 2 6

3—

К

m — номер входной последовательности п — размерность преобразования, заданная простым числом.

Запишем выражение (1) в следующем виде: ЗО ReF (k) = ", а (п) ReW р . (2) и-

Ттг Ц,) = Q (n) I W где Re — действительная часть комплексного числа;

Im — мнимая часть комплексного числа.

Найдем результат суммарного Fz(k) вычисления действительных и мнимых составляющих спектра действительной последовательности, т.е. суммму (2) и (3) н-

F (k) Я à (n) W где 1 с FeW + иЬ hk

Выражение (4) можно вычислять следующим образом:

55 у (k) а (о) + F,(k), k 1,N 1;Ð(5) р,(k) = .Е а (и) W"";р (6) Основные вычислительные затраты приходятся на выражение (6).

Записав его в матричном виде и выполнив соответствующие перестановки, получим при N = 5:

Р (3) W W W W а (3) В выражении (8) выполнено п риведение индексов весовых коэффициентов по модулю 5. Циклическая структура . матрицы позволяет значительно снизить затраты на формирование весовых коэф= фициентов и вычисление. После вычисления выражений (5), (6) и (7) можно произвести разделение действительных и мнимых частей спектра действительного массива по формулам;

ReF (k) 0 5 (F (k) + F (N-k)j, ImF (k) = 0,5 t Fñ(k} — F (N-k)j э

k = 1, (N-1) /2 (10)

Рассмотрим на примере вычисления спектра действительного массива для

N = 5. Зудем полагать, что информаци. во все регистры и триггеры записывается положительным перепадом синхросигнала. На вход 22 подается верхний логический уровень, который разрешает прохождение информации с входа входного коммутатора 3 и с входов коммутатора 22.1 (1 = 1,И) .

Для данного случая порядок следования весовых коэффициентов на входах умножителей согласно (8) следующий:

10. 1 10.2 10.3 10.4 10.5

1 W

1+1 1 И7 WЯ

i+2 1 W4 УФ W4.

+3 1 W W3

5 1596347

Продолжение таблицы

Вх. Умн.

Такт

W W! W1

Wå W<

Ыб Wб

i+4

i+5

i+6

i+7

1О.t !0.2 10,3 10.4 10.5

Будем описывать работу устройства относит льно инверсной синхронизации.

Входные отсчеты поступают непрерывным потоком на вход 1 устройства с частотой тактового генератора !7.

Блок 2 оперативной памяти производит переупорядочение последовательности входных отсчетов. Триггеры б.i синхронизируются положительным перепадом прямого синхросигнала, все остальные узлы — положительным перепадом инверсного синхросигнала. С выхода генератора 17 тактовых импульсов поступает последовательность прямоугольных импульсов типа меандра. При описании работы информация в блоках устройства соответствует времени до прихода положительного фронта синхросигнала.

Первый такт.. На входе 1 устройства значение а "(О). На шине 4 — à (Gk

Триггеры 6.i, (i = 1,5) обнулены.

На информационном входе триггера

6. 1 единичное значение, которое через половину такта .записывается в триггер 6.1, на входе триггера 6. 1 устанавливается нулевое значение с выхода 26 блока 16. На шине 15 весовых коэффициентов значение W, которое поступает с выхода блока 5 постоянной памяти. С выхода триггера 6.1 единичное значение разрешает поступление инверсного синхро" сигнала для записи a (0) в регистр

9. 1. С выхода 28 блока 16 поступает сигнал запрета на регистры 12.i, Второч такт. На входе 1 значение а + (1); на шине 4 — a (1). В середине такта единичное значение переписывается из триггера 6 ° 1 в триг»гер 6.2. На входе триггера 6.1 нулевое значение. На входе 15 значение

W . В регистре 9.1 записано значение а (О); на выходах сумматора 11.1 и умножителя 10.1 — значение а (О}. В накапливаюп ем сумматоре 13 значение а (О).

Третий такт. На входе 1 — а "+ (2); на шине 4 — а (2) . В середине такта =— единичное значение из триггера 6.2 записывается в триггер 6.3, что разрешает запись информации в регистр

9.3, на входе триггера 6.1 нулевое значение. В регистрах 9.1 и 9.2 находятся а (0) и а (1) соответственно.

На выходах умножителей 10. 1 и t 0; 2 значения a (0) и а" (О) + а (1) W соответственно. На выходе регистра

12.1 значение а (0). В сумматоре 13 значение a (0) + а (1).

Четвертый такт. На входе 1 а " (3). На шине 4 — а (4). В середине такта единичное значение из триггера 6 .3 записывается в триггер

6.4, что разрешают запись информа20 ции в регистр 9.4, на входе триггера 6.1 нулевое значение. На шине !

5 значение W . В регистрах 9.1, 9.2 и 9.3 значения а (О), а (1), а (2) соответственно. На выходах

25 умножителей 10.1, 10 ° 2, 10.3 значения а (0),а (1) W и à (2)W соответственно. На выходах сумматоров

11 1, 11.2 и 11.3 значения а (О), a(0) + а (1) W, а (О) + а (1) W +

30 + а (2) И соответственно. На выходе регистров 12. 1 и 12.2 значения

a (0), a (0) + а (1) W соответственно. В накапливающем сумматоре 13 значение а (О) + а (1) + а (2).

Пятый такт. На входе 1 — -а (4); ум+ 1 на шине 4 — а™(3). В середине такта единичное значение иэ триг ера 6.4 записывается в триггер 6.5.. На входе триггера 6 ° 1 появляется единичное б

40 значение ° На шине 15 значение W. В регистрах 9.i (i = 1.4) значения а (O), а (1), а (2) и а (4) соответственно. На выходах умножителей !

0.1, 10.2, 10.3 и 10.4 значения

45 а (О}, а (1) И,а (2) W" и а (4) W соответственно. На выходах сумматоров 11.i (i = 1,4) значения a (0), а (О) + а (1) W, а (О) + а (1) W +

+ а (2) W4 а (О) + à (1)W + a (2)Q +

50 + а (4) W соответственно. В сумматоре 13 значение а (О) + а (1) +

+а (2) +а (4). . шестой такт аналогичен первому.

Обработка (в+1)-го массива произво- дится по описанному выше алгоритму.

В накапливающем сумматоре 13 значение Р (0) = а" (О) + а (0) + а (2) +

+ а (4) + а (3), которое считывает:ся во внешнее устройство.

1596347

Седьмой такт аналогичен второму.

Восьмой такт аналогичен третьему.

С выхода регистра 12,5 значение Р (1) заносится в блок 18 памяти.

Девятый такт аналогичен четвертому. В блок 18 памяти заносится значение Fhl(2) .

Десятый такт. Значение F (4) заносится в блок 18 памяти. !

О м

Одиннадцатый такт ° Значение F (3) заносится в блок 18 памяти.

Двенадцатый такт. Все значения

F (i) (i = 1,4) занесены в блок 18 памяти.. !5

Тринадцатый такт.С выхода блока 18 считывается значение Г (1), которое поступает на вход блока 19 задержки.

Четырнадцатый такт. С выхода блока

18 считывается значение F (4), которое поступает на вход блока 19 задержки.

Пятнадцатый такт. С выхода блока

18 считывается значение F (2), которое поступает на вход блока 19. 25

Шестнадцатый такт. С выхода блока

18 считывается значение F (3), котоЬ рое поступает на вход блока t9. С выхода 20 снимаются значения ReF (2) и

ImF (2) . КеГ (2) и ImF (1) снимаются с выхода 20 в четырнадцатом такте.

Дальнейшая работа устройства продолжается по описанному выше agroритму.

При реализации процедуры цифровой фильтрации устройство вычисляет выходные отсчеты фильтра в соответствии с выражением й-1

X(k) = Е а(k) h(k-n), (11)

hs4 где h (n) — коэффициенты импульсной характеристики фильтра;

a(n) — отсчеты входного сигнала.

При работе в режиме цифровой филь- 45 трации на вход 29 поступает низкий уровень сигнала, который обеспечивает установку всех триггеров б.i в единичное состояние и передачу информации с входа коммутаторов 3 и

22.i (i = 1,N) . При установке в единичное состояние триггеров 6. 1 обеспечивается запись информации в регистры 9.i с каждым тактом. На входы коммутаторов 22.i поступают значения

55 коэффициентов импульсной характеристики согласно выражению (11). Отфильтрованные значения снимаются с выход 32 устройства.

Формула изобретения

Устройство для цифровой фильтрации, содержащее генератор тактовых импульсов и N (N — длина импульсной характеристики) вычислительных модулей, причем информационный и тактовый выходы i ro (i = 1,И-1) вычислительного модуля подключены соответственно к первому информационному и первому тактовому входам (i+1)-го вычислительного модуля, выход генератора тактактовых импульсов подключен к первому тактовому входу первого и второму тактовому входу j-го (j = 1,N) вычислительного модуля„при этом j-й вычислительный модуль содержит элемент НЕ, входной и выходной.регистры, сумматор и триггер, выход которого является тактовым выходом вычислительного модуля и подключен к первому входу элемента И, выход которого подключен к тактовому входу входного регистра, выход сумматора подключен к информационному входу выходного регистра, выход которого является информационным выходом вычислительного модуля, первым тактовым выходом которого являются соединенные между собой тактовый вход триггера и вход элемента НЕ, выход которого подключен к второму входу элемента И и входу разрешения записи выходного регистра, тактовый вход которого и установочный вход триггера являются соответственно вторым и третьим тактовыми входами вычислительного модуля, первым и вторым информационными входами которого являются первый вход суммат ра и информационный вход входного регистра, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, оно содержит бпок задержки, блок постоянной памяти, входной и выходной блоки памяти, коммутатор, накапливающий сумматор и блок синхронизации, первый и второй тактовые выходы которого подключены соответственно к второму и третьему тактовым входам

j-го вычислительного модуля, вход выбора режима которого соединен с управляющим входом коммутатора, входом выбора режима блока синхронизации и является входом выбора режима устрофства, информационным входом которого являются соединенные между собой первый информационный вход коммутатора и информационный вход входного FiJIoKa памяти, выход которого

1596347

° °

° °

° ° подключен к второму информационному входу коммутатора, выход которого подключен к второму информационному входу j го вычислительного модуля и

5 информационному входу накапливающего сумматора, тактовый вход которого соединен с входами управления записью считыванием входного и выходного блоков памяти, тактовым входом блока синхронизации и подключен к выходу генератора тактовых импульсов, третий тактовый выход блока синхронизации подключен к установочному входу накапливающего сумматора, выход которого является выходом постоянной составляющей устройства, выходом гармоник которого является выход блока задержки, вход которого подключен к выходу выходного блока памяти, первый и второй адресные входы которого соединены соответственно с первым и вторым адресными входами входного блока памяти и подключены соответственно к первому и второму информа- 25 ционным выходам блока синхронизации, третий информационный выход которого подключен к третьим адресным входам входного и выходного блоков памяти и адресному входу блока постоянной памяти, выход которого подключен к третьему информационному входу j-го вычислительного модуля, информационный выход Н-ro вычислительного модуля подключен к информационному входу выходного блока памяти и является выходом фильтрации устройства, при этом 3-й вычислительный модуль содержит умножитель и коммутатор, выход, которого подключен к первому входу умножителя, выход которого подключен к второму входу сумматора, выход входного регистра подключен к второму входу умно чителя, первый ин-. формационный вход умножителя является третьим информационным входом вычислительного модуля, входом выбора режима которого является управляющий вход коммутатора, второй информационный .вход которого является входом задания константы устройства.

1596347

27

28

И

Л

1596347

ЮО

Составитель А.Баранов

Редактор Л.Веселовская Техред Л.Олийнык Корректор Н.Кораль

Тираж 568

Подписное

Эакаэ 2911

ВНИИПИ Государственного комитета по иэобретениям и открытиям при ГКНТ СССР

1 13035) Москва, Ж"35, Раушская наб., д. 4/5

Проиэводственно-.иэдательский комбинат "Патент", r. Ужгород, ул. Гагарина, 101