Асинхронный распределитель

 

Изобретение относится к автоматике и вычислительной технике. Цель изобретения - повышение быстродействия асинхронного распределителя. Асинхронный распределитель состоит из ячеек 1 памяти, каждая из которых содержит с первого по третий элементы И 2 - 4 и элементы ИЛИ 5 - 7, элементы ИЛИ - НЕ 8, элемент И - НЕ 9, первый 10 и второй 11 управляющие входы, первый 12 и второй 13 управляющие выходы, вход 14 запуска и выход 15 начальной установки. За счет обеспечения дополнительных возможностей управления состоянием ячейки памяти асинхронного распределителя достигается повышение его быстодействия. Время прохождения одной микропрограммы составляет 6 &Tgr;, где &Tgr; - задержка элемента И - ИЛИ - НЕ (ИЛИ - И - НЕ). 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„Я0„„1598142 (gy)g Н 03 К 17/ОО, 17/04!! F: 4 г".

;1 \

- tj

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А ВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО- ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ пРи Гкнт сссР (21) 4433575/24-21 (22) 31.05.88 (46) 07.10.90. Бкл hÐ 37 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (7 2) В . И, Варшавский, А.10. Кондратьев, Н.М. Кравченко и Б.С.Цирлин (53) 621 ° 382. (088.8) (56) Авторское свидетельство СССР N- 1026304, кл. Н 03 К 17/04, 1982.

Авторское свидетельство СССР

N 1064461, кл. Н 03 К 17/ОО, 1983. (54) АСИНХРОННЫЙ РАСПРЕДЕЛИТЕЛЬ (57) Изобретение относится к автома-. тике и вычислительной технике. Цель изобретения - повышение быстродейст2 вия асинхронного распределителя.

Асинхронный распределитель состоит

1 из ячеек 1 памяти, каждая из которых содержит с первого по третий элементы И 2-4 и элементы ИЛИ 5-7, элемент

ИЛИ-НЕ 8, элемент И-НЕ 9, .первый 10 и второй 11 управляющие входы, первый

12 и второй 13 управляющие выходы, вход 14 запуска и вход 15 начальной установки. 3а счет обеспечения дополнительных возможностей управления состоянием ячейки памяти асихрониого распределителя достигается повышение его быстродействия, Время прохождения одной микропрограммы составляет 6 С, где — задержка. элемента

И-ИЛИ-НЕ (ИЛИ-И-НЕ) . 1 ил .

1598142.

Изобретение относится к автоматике и вычислительной технике.

Цель изобретения — повышение быстродействия асинхронного распределителя.

На чертеже представлена функциональная схема устройства.

Асинхронный распределитель состоит из ячеек 1 памяти, каждая из кото- 10 рых содержит с первого по третий элементы И -2-4 и элементы ИЛИ 5-7, элемент ИЛИ-НЕ 8, элемент И-НЕ 9, первый 10 и второй 11 управляющие входы, первый 12 и второй 13 управляющие выходы, вход 14 запуска и вход 15 начальной установки.

Функционирование асинхронного распределителя осуществляется следующим образом. 20 В исходном состоянии ячейки 1 памяти в R-триггер, состоящий из элементов 2-9, записан логический

"0", т.е. на выходе элемента ИЛИ-НЕ

8 имеется единичный логический уро- 25 вень, на вьгходе И-НЕ 9 — нулевой.

Для этого на вход 10 начальной установки подается нулевой логический сигнал, что приводит к появлению единичных уровней на вьгходах всех элементов ИЛИ-НЕ 8, которые в свою очередь устанавливают на выходах элементов И-НЕ 9 единичные логические уровни. После окончания начальной установки на входе 10 поддерживается единичный логический уровень.

В рабочем режиме в асинхронном распределителе установка (i-1)-й

:ячейки 1 памяти производится подачей единичного логического уровня на ее 40 вход 14 запуска. При этом в R-триггер запишется " 1",. т.е . на выходе элемента ИЛИ-НЕ 8 появится нулевой логический уровень, а на выходе элемента

И-НЕ 9 — единичный. Это состояние 45 триггера не может измениться пока на входе 14 запуска (i-1)-й ячейки памяти не появится снова нулевой логический уровень. Установка R-триггера (i-1)-й ячейки памяти в "1" вызывает появление единичного логичес-. когЬ уровня на втором управляющем выходе 13, который ноступает на вход

14 запуска i- é ячейки памяти. В результате этого в К-триггер i-й ячейИ ll

55 ки памяти записывается 1, т. е. на выходе элемента ИЛИ-НЕ 8 появляется нулевой логический уровень, на выходе элемента И-НЕ 9 — единичный логичес-. кий уровень. Установка R-триггера

i-й ячейки памяти вызывает появление нулевого логического уровня на первом управляющем выходе 12 i-й ячейки памяти, который поступает на первый управляющий вход 10 (i-1) -й ячейки памяти. Если к этому моменту на входе 14 запуска (i-1)-й ячейки памяти — нулевой логический уровень, то появление нулевого логического уровня на первом управляющем входе

10 и единичного логического уровня на втором управляющем входе 11 (i-1)-й ячейки памяти приводит к возврату R-триггера,(i-1)-й ячейки памяти в нулевое состояние, т.е. на выходе элемента ИЛИ-НЕ 8 появится единичный логический уровень, на выходе элемента И-НЕ 9 — нулевой. Одновременно с этим произойдет установка (i+i)-й ячейки 1 памяти, процесс срабатывания которой аналогичен рассмотренному.

До тех пор пока в R-триггере i-й

:ячейки 1 памяти записана "1" в R-триггер (i-1)-й ячейки 1 памяти.не может быть записана "1". Действительно, при этом на первом 12 и втором 13 управляющих выходах i-й ячейки памяти (на первом 10 и втором 11 управляющих входах (i-1)-й ячейки памяти) установятся соответственно нулевой и единичный логический уровни, которые удерживают R-триггер (i-1)-й ячейки памяти в состоянии

"0", Появление единичногологическо- го уровня на входе 14 запуска (i-i)-й ячейки памяти при этом не вызывает переключения R-триггера.

Таким образом, повторная установ,.ка (i-1)-й ячейки 1 памяти осуществляется лишь после того, как i-я ячейка памяти окажется в исходном состоянии. Следовательно, при повтор- ной инициации работы асинхронного распределителя до того, как завершится предыдущий цикл его работы, последующая волна установок ячеек памяти не достигнет предыдущей, так как между ними всегда будет находиться по крайней мере одна ячейка памяти в исходном состоянии, что обеспечивает правильное функционирование распределителя в мультипрограммном режиме.

В асинхронном распределителе повторная инициация может осуществляться после того как его вторая ячейка

1598142 памяти вернется в исходное состояние, т.е. время прохождения одной микропрограммы в нем составляет Т = 6 Р, где — задержка элемента И-ИЛИ-НЕ (ИЛИ-И-НЕ).

Формула изобретения

Составитель С.Шевцов

Техред Л.Олийнык редактор В.Бугренкова

Корректор. Т.Палий

Заказ 3069 Тираж 676 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r.Ужгород, ул. Гагарина,101

Асинхронный распределитель, содержащий ячейки памяти, первый и второй управляющие входы i-й ячейки памяти соединены соответственно с первым и вторым управляющими выходами (i+1)-й ячейки памяти, вход запуека

i-й ячейки памяти подключен к второму управляющему выходу (i-1)-й ячейки памяти, отличающийся тем, что, с целью повышения быстродействия, ячейка памяти содержит с первого по третий элементы И и ИЛИ, элементы И-НЕ и ИЛИ-НЕ, а также вход начальной установки, причем первый и второй входы соответственно первого и третьего элементов И соединены

I с первыми входами первого и второго элементов ИЛИ и первым управляющим-входом ячейки памяти, второй, первый и третий входы соответственно первого, второго и третьего элементов

И подключены к входу начальной установки ячейки памяти, третий и второй входы соответственно первого и второго элементов И соединены с входом запуска ячейки памяти, третий и первый входы соответственно второго и третьего элементов И подключены к выходу элемента И-HF. и второму управляющему выходу ячейки памяти, выходы элементов И соединены с входами элемента ИЛИ-НЕ, выход которого подключен к второму и первому входам соответственно второго и третьего эле20 ментов ИЛИ и первому управляющему выходу ячейки памяти, вторые входы первого и третьего элементов ИЛИ соединены с вторым управляющим входом ячейки памяти, выходы элементов ИЛИ

25 подключены к входам элемента И-НЕ.