Параллельный асинхронный регистр на кмдп-транзисторах

 

Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных устройств приема и хранения информации. С целью упрощения регистра, содержащего ячейки 1-3 памяти, состоящие из инверторов 4 и 5, ключевого элемента на транзисторе N-типа 6 и коммутационного элемента на двух транзисторах P-типа 7 и 8, и управляющий триггер 9 на элементе И-ИЛИ-НЕ 11 в инверторе 10, стоки транзисторов 6,8 и выход инвертора 5 соединены с входом инвертора 4, выход которого соединен с входом элемента 11. Выход последнего соединен с затвором транзистора 8 и входом инвертора 12, выход которого соединен с выходом 14 индикации записи регистра, вход 13 разрешения записи которого соединен с затворами транзисторов 6,7 ячеек 1-3, а информационные входы 15-17 - с истоками транзисторов 7 ячеек 1-3 и входами инвертора 12. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„,9!.1„„1599899 д 1 (51)5 G 11 С 19/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

IlO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4606834/24-24 (22) 03.10.88 (46) 15.10.90. Бюл. № 38 (72) Н. А. Голдин, А. Ю. Кондратьев, В. А. Романовский и Б. С. Цирлин (53) 681.327.66 (088.8) (56) Автоматное управление асинхронными процессами в ЭВМ и дискретных системах./ Под ред. В. И. Варшавского.М.:

Наука, 1986, с. 355, рис. 11.19.

Авторское свидетельство СССР № 1354249, кл. G 11 С 19/00, 1986. (54) ПАРАЛЛЕЛЬНЫЙ АСИНХРОННЫЙ

РЕГИСТР НА КМДП-ТРАНЗИСТОРАХ (57) Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных устройств

2 приема и хранения информации. С целью упрощения регистра, содержащего ячейки

1 — 3 памяти, состоящие из инверторов 4 и 5, ключевого элемента на транзисторе и-типа

6 и коммутационного элемента на двух транзисторах р-типа 7 и 8, и управляющий триггер 9 на элементе И вЂ” ИЛИ вЂ” НЕ 11 в инверторе 10, стоки транзисторов 6, 8 и выход инвертора 5 соединены со входом инвертора 4, выход которого соединен со входом элемента 11. Выход последнего соединен с затвором транзистора 8 и входом инвертора 12, выход которого соединен с выходом 14 индикации записи регистра, вход 13 разрешения записи которого соединен с затворами транзисторов

6, 7 ячеек 1 — 3, а информационные входы

15 — 17 — с истоками. транзисторов 7 ячеек

1 — 3 и входами инвертора 12. ) ил.

1599899

Формула изобретения

Изобретение относится к вычислительной технике и может быть использовано при построении асинхронных устройств приема и хранения информации.

Цель изобретения — упрощение регистра.

На чертеже представлейа схема регистра.

Регистр содержит ячейки памяти 1 — 3, каждая из которых состоит из первого 4 и второго 5 инверторов, ключевого элемента на транзисторе и-типа 6 и коммутационного элемента, состоящего из первого 7 и второго

8 транзисторов р-типа, и управляющий триггер 9, состоящий из инвертора 10 и элемента

И вЂ” ИЛИ вЂ” НЕ 11.

На чертеже показаны также шина нулевого потенциала 12 регистра, вход разрешения записи 13, выход индикации записи

14, информационные входы 15 — 17 и выходы

l8 — 20 регистра.

Регистр работает следующим образом.

В исходном состоянии на управляющий вход разрешения записи 13 подается высокий потенциал, который открывает транзистор 6 и закрывает транзистор 7. При этом на входе инвертора 4 появляется низкий потенциал (поскольку сопротивление канала транзистора 6 меньше сопротивления канала транзистора р-типа инвертора 5, он «перетягивает» инвертор 5), а на выходе инвертора 4 высокий потенциал, т.е. ячейки памяти 1, 2 и 3 переходят в нулевое состояние. В результате на выходе элемента 11 появляется низкий потенциал, который открывает транзисторы 8, а на выходе инвертора IO, т.е. выходе 14 регистра — высокий потенциал

После того, как на информационных входах 15 — !7 установятся потенциалы, соответствующие значениям разрядов записываемого кода, на управляющий вход 13 подается низкий потенциал, который закрывает транзисторы 6 ячеек 1 — 3 и открывает транзисторы 7 этих ячеек. Через открытые транзисторы 7 и 8 информация со входов 15 — 17 поступает на входы инверторов 4 ячеек 1 — 3, при этом, если в ячейку записывается О, т.е. на соответствующий информационный вход подан низкий потенциал, то ее состояние не изменяется и на выходе инвертора 4 потенциал остается высоким. Если же в ячейку записывается 1, т.е. на соответствующий информационный вход подан высокий потенциал, то на входе инвертора 4 устанавливается высокий потенциал (поскольку сопротивление цепочки транзисторов 7 и 8 меньше, чем сопротивление транзистора и-типа инвертора 5, эта цепочка «перетягивает» инвертор 5), а на выходе инвертора 4 появляется низкий потенциал. Только после того, как информация запишется во все ячейки памяти 1 — 3 и потенциал на выходах их инверторов 4 станет противоположен потенциалу на соответствующих информационных входах 15 — 17, произойдет переключение элемента 11 и íà его выходе появится высокий потенциал, который закроет транзис5

35 торы 8 ячеек 1 — 3, т.е. отсечет их от информационных входов 15 — 17. После этого переключится инвертор 10 и íà его выходе, т.е. выходе 14 регистра появится низкий потенциал, что свидетельствует о завершении переходных процессов в этой фазе работы регистра.

После этого произвольным образом могут изменяться сигналы на информационных входах 15 — 17 ячеек памяти 1 — 3 с тем, чтобы к моменту следующей записи кода в регистр на этих входах были установлены потенциалы, соответствующие разрядам зап ис ыв ае мого кода.

Перед новой записью кода регистр должен быть возвращен в исходное состояние.

Этот процесс осуществляется подачей высокого потенциала на управляющий вход 13, в результате чего закрываются трайзисторы 7 ячеек памяти 1 — 3 и открываются их транзисторы 6 и на входах инверторов 4 этих ячеек появляются низкие потенциалы, которые вызывают появление высоких потенциалов на выходах.инверторов 4 ячеек памяти

1 — 3. После того, как высокий потенциал появится на выходах инверторов 4 всех ячеек памяти 1 — 3 произойдет переключение элемента 11, на выходе которого появится низкий потенциал, открывающий транзисторы 8 ячеек памяти 1 — 3, а затем переключение инвертора 10 и на его выходе, т.е. выходе 14 регистра появится высокий потенциал, что свидетельствует о завершении переходных процессов при возврате регистра в исходное состояние.

Затраты оборудования при реализации предложенного регистра составляют 13п+6

КМДП-транзисторов, где n — число ячеек памяти регистра. В известном регистре эта величина равна 26п+22.

Параллельный асинхронный регистр на

КМДП-транзисторах, содержащий и ячеек памяти, каждая из которых состоит из двух инверторов, причем вход и выход первого соединены соответственно с выходом и входом второго, и управляющий триггер, содержащий элемент И вЂ” ИЛИ вЂ” НЕ и инвертор, вход которого соединен с выходом элемента И вЂ” ИЛИ вЂ” НЕ, а выход — с первыми входами и групп элемента И вЂ” ИЛИ вЂ” НЕ, вторые входы которых соединены с и входами (и+1)-й группы данного элемента и являются соответствующими информационными выходами регистра, отличающийся тем, что, с целью упрощения регистра, каждая ячейка памяти содержит ключевой элемент на транзисторе п-типа, исток которого соединен с шиной нулевого потенциала регистра, сток — с входом первого инвертора данной ячейки памяти, а затвор — с (и+1) -м входом (п+1) -й группы элемента

И вЂ” ИЛИ вЂ” HE управляющего триггера и

1599899

Составитель А. Дерюгин

Редактор И. Сегляник Техред А. Кравчук Корректор О. Ципле

Заказ 3146 Тираж 489 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям прп ГКНТ (.((.Р

113035, Москва, Ж вЂ” 35, Раушская наб., д. 45

Производственно-издательский комбинат «Патент», г. Ужгород. Ул. Гагарина, 101 является входом разрешения записи регистра, и коммутационный элемент, содержащий два транзистора р-типа, причем исток первого транзистора р-типа соединен с вторым входом соответствующей группы элемента

И вЂ” ИЛИ вЂ” НЕ, затвор — с затвором транзистора п-типа ключевого элемента данной ячейки памяти, а сток — с истоком второго транзистора р-типа, затвор которого соединен с выходом элемента И вЂ” ИЛИ вЂ” НЕ управляющего триггера, а сток — с входом первого инвертора данной ячейки памяти, выход которого соединен с вторым входом соответствующей группы элемента И— — ИЛИ вЂ” НЕ управляющего триггера, третий вход которого c îñ;lèíåí с истоком первого транзистора р-типа коммутационного

ЭЛЕМЕНта ДаННОй ЯЧЕЙКИ На»1яти, ВЫХОД ИНвертора управляющего тр11ггс1ьз явл ястс я

5 выходом индикации записи реги(.тра, причем сопротивления каналов открытых транзисторов р- н и-тннон второго инвертора каждой ячей hH 03 мяти в к — раз больше сопротивления канал(н открытых транзисторов соответств(нно ключевого и коммутационного элементов данной ячейки памяти, к — отношение напряжения питания регистра к пороговому напряжению первого инвертора данной ячейки памяти.