Параллельный асинхронный регистр на мдп-транзисторах

 

Изобретение относится к вычислительной технике и может быть использовано для построения асинхронных устройств приема и хранения информации. С целью упрощения регистра, содержащего ячейки памяти 1 - 3, каждая из которых состоит из инверторов 4, 5 и логического элемента 6, выполненного на нагрузочном 7 и ключевых 8-10 МДП-транзисторах, и управляющий триггер 11, состоящий из инвертора 12 и элемента И-ИЛИ-НЕ 13, истоки транзисторов 8 и 10 ячеек 1 - 3 соединены с управляющим входом 17 регистра, а затворы этих транзисторов - соответственно с выходом инвертора 4 и управляющим выходом 18 регистра. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 G 11 С 19/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ:СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4458461 /24-24 (22) 11.07»88 (46) 23.08.90, Бюл. М 31 (71) Ленинградский электротехнический институт им, В.И»Ульянова (Ленина) (72) В,И.Варшавский, Н.М.Кравченко, В,Б.Мараховский и Б,С.Цирлин (53) 681.327.66 (088,8) (56) Авторское свидетельство СССР

hh 583480, кл. G 11 С 19/00, 1977.

Авторское свидетельство СССР

М 1354249, кл. G 11 С 19/00, 1986. (54) ПАРАЛЛЕЛЬНЫЙ АСИНХРОННЫЙ РЕГИСТР НА МДП-ТРАНЗИСТОРАХ

„„. Ж„„1587593 А1 (57) Изобретение относится к вычислительной технике и может быть использовано для построения асинхронных устройств приема и хранения информации. С целью упрощения регистра, содержащего ячейки памяти 1 — 3, каждая из которых состоит из . инверторов 4, 5 и логического элемента 6, выполненного на нагрузочном 7 и ключевых

8 — 10 МДП-транзисторах, и управляющий триггер 11, состоящий из инвертора 12 и элемента И-ИЛИ-НЕ 13, истоки транзисторов 8 и 10 ячеек 1 — 3 соединены с управляющим входом 17 регистра, а затворы этих транзисторов — соответственно с выходом инвертора 4 и управляющим выходом 18 регистра. 1 ил.

1587593

Изобретение относится к вычислитель. ной технике и может быть использовано при построении асинхронных устройств приема и хранения информации.

Цель изобретения — упрощение регистра.

На чертеже показана схема регистра.

Регистр содержит ячейки 1 — 3 памяти, каждая из которых состоит из первого 4, второго 5 инверторов и логического элемента 6, выполненного на нагрузочном 7 и первом 8, втором 9 и третьем 10 ключевых

МДП-транзисторах, управляющий триггер

11, состоящий из инвертора 12 и элемента

И-ИЛИ-HE 13. Регистр имеет также информационные входы 14 — 16 и управляющие вход 17 и выход 18.

Параллельный асинхронный регистр работает следующим образом.

В начальном состоянии на управляющем входе 17 регистра имеется высокий потенциал, в результате чего на выходах элементов 6 ячеек 1 — 3 также будут высокие потенциалы, на выходах их инверторов 4— низкие потенциалы, а на выходах икверторов 5 — высокие потенциалы, ка выходе элемента 13 управляющего триггера 11 низкий потенциал, а на выходе его инвертора 12, т.е, на управляющем выходе 18 регистра, — высокий потенциал, После того, как на информационные входы 14 — 16 ячеек 1 — 3 памяти поступят однофазные сигналы, соответствующие значениям разрядов записываемого кода, нэ управляющий вход 17 регистра подается низкий потенциал. При этом на выходе элемента 6 каждой ячейки 1 — 3 памяти устанавливается значение, противоположное значению на соответствующем информационном входе 14 — 16, на выходе инвертора

4 — соответствующее этому значению, а нэ выходе иквертора 5 — противоположное значение на соответствующем информационном входе 14 — 16, в результате чего на выходе элемента 13 управляющего триггера

11 появится высокий потенциал, а на выходе его инвертора 12, т.е. на управляющем выходе 18 регистра — низкий потенциал, что свидетельствует о завершении переходных процессов при записи кода в регистр и установке парафазного кода на выходах инверторов 4 и 5 ячеек 1-3 памяти.

Низкий потенциал на управляющем вы. ходе 18 регистра закрывает транзисторы 10 и делает нечувствительными ячейки 1 — 3 памяти и управляющий триггер 11 к изменению значений сигналов на информационных входах 14 — 16 (отсекает регистр от информационных входов).

15 наконец, высокого потенциала нэ выходах инверторов 5 этих ячеек. В результате на

45

50 группы данного элемента, о т л и ч а ю55 шийся тем, что, с целью упрощения

10

После этого произвольным образом могут изменяться сигналы на информационных входах 14-16 ячеек 1-3 памяти с тем, чтобы к моменту следующей записи кода в регистр на этих входах были установлены значения, соответствующие разрядам записываемого кода, Перед новой записью кода регистр должен быть возвращен в начальное состояние, для чего на его управляющий вход 17 подается высокий потенциал. Это вызывает появление такого же потенциала на выходах элементов 6 ячеек 1 — 3 памяти, затем низкого потенциала на выходах инверторов 4 и, выходе элемента 13 управляющего триггера

11 появляется низкий потенциал, а на выходе его иквертора 12, т.е. на управляющем выходе 18 регистра, — высокий потенциал, что свидетельствует о завершении переходных процессов при возврате регистра в начальное состояние.

Из сказанного следует, что при управлении процессом записи информации в регистр и его возвратом в исходное состояние с помощью сигнала ка управляющем выходе 18 устраняется влияние разброса задержек элементов регистра на его работу.

Формула изобретения

Параллельный асинхронный регистр на

МДП-транзисторах, содержащий и ячеек памяти, каждая из которых состоит из первого и второго инверторов и логического элемента, состоящего из нагрузочного и трех ключевых транзисторов, причем сток нагрузочкого транзистора соединен с шиной питания регистра, а исток — со стоком первого и второго ключевых транзисторов логического элемента и входом первого инвертора, выход которого соединен с входом второго иквертора и затвором первого ключевого транзистора логического элемента, исток второго ключевого транзистора которого соединен со стоком третьего ключево-. го транзистора, а затвор является соответствующим информационным входом регистра, и управляющий триггер, состоящий из инвертора и элемента

И-ИЛИ-НЕ, выход и первые входы и групп которого соединены соответственно с входом и выходом инвертора управляющего триггера, а вторые входы — с входами (и+1)-й регистра, вторые входы и групп элемента

И-ИЛИ-НЕ управляющего триггера соединены с выходами вторых инверторов соответствующих ячеек памяти и являются информационными выходами регистра, а

1587593

Составитель А.Дерюгин

Техред M.Moðãåíòàë Корректор Н.Король

Редактор Е.Папп, Заказ 2425 Тираж 488 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 третьи входы соединены с затворами вторичных ключевых транзисторов логических элементов соответствующих ячеек памяти, истоки первых и третьих ключевых транзисторов логических элементов ячеек памяти 5 и (п+1)й вход (n+1)A группы элемента ИИЛИ-НЕ управляющего триггера являются управляющим входом регистра, а затворы третьих ключевых транзисторов логических элементов ячеек памяти и выход инвертора управляющего триггера являются управляющим выходом регистра.