Распределенная система для программного управления технологическими процессами

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в программирующих контроллерах, станках с числовым программным управлением, АСУ технологическими процессами. Цель изобретения - расширение области применения системы на основе увеличения количества обменных взаимодействий. Распределенная система содержит N <SP POS="POST">.</SP> M каналов, каждый из которых содержит блок памяти программ, коммутатор адреса, регистр адреса, регистр команд, мультиплексор логических условий, блок синхронизации, блок элементов И, элемент И. Дополнительно каждый содержит буферный запоминающий блок, блок анализа и второй блок элементов И. 3 з.п. ф-лы.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) 01) (gg) g С 05 В 19/18

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BTOPCKOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4479408/24-24 (22) 02.09.88 (46) 07.11.90. Бюл. h"- 41 (72) В.А. Мельников, В.С. Харченко, С.А. Вуколов, В.Ф..Мочалов и В.M. Грибкова (53) 621.503.SS(088.8) (56) Авторское свидетельство СССР

Р 1072003, кл. G 05 В 19/18, 1982. .Заявка Великобритании N 1507537, кл. G 05 В 19/18, опублик. 1976.

Патент СНА - 4504927, кл.364/900,,опублик. 1983 °

Авторское свидетельство СССР

1Ф 1226452, кл. G 06 F 9/22, 1986.

Патент СНА N 4665484, кл. 364/200, G 05 В 19/18, опублик. 1987. (54) РАСПРЕДЕЛЕННАЯ СИСТЕМА ДЛЯ ПРОГРАММНОГО УПРАВЛЕНИЯ ТЕХНОЛОГИЧЕСКИМИ

ПРОЦЕССАМИ

Изобретение относится к автоматике и вычислительной технике и может найти применение в распределенных системах программного управления, программируемых контроллерах, станках с числовым программным управлением, АСУ технологическими процессами.

Цель изобретения — расширение области применения системы на основе увеличения количества обменных взаимодействий, Сущность предлагаемого изобретения состоит в следующем, Распределенная система для программного управления технологическими процессами состоит из множества однотипных модулей (каналов), объединенных в матричную

2 (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в программирующих контролллерах, станках с числовым программным управлением, АСУ технологическими процессами. Цель изобретения — расширение области применения системы на основе увеличения количества обменных взаимодействий. Распределенная система содержит и x m каналов, кажцый из которых содержит блок памяти программ, коммутатор адреса, регистр адреса, регистр команд, мультиплексор логических условий, блок синхронизации, блок элементов И, элемент И. Дополнительно каждый канал содержит буферный запоминающий блок, блок анализа и второй блок элементов

И. 3 з.п. ф-лы, 11 ил. 3 табл.

С: структуру. Каждыи отдельный модуль системы управляет определенной группой технологических процессов, образующих программный уровень управления.

Множество программ управления, выполняемых каналом, состоит иэ двух подмножеств команд М, и М . Первый тип команд предназначен непосредственно для управления соответствующим технологическим процессом.

Во .время выполнения программы канал может выдавать в одно из двух направлений команды второго типа М образующие команды обмена (передачи управления). Формат данной команды представляется в виде

1605212 ш =m фш

TIP где m — номер (код) канала приемника

ПР 5 информации;

m„ - номер (код).программы, которую должен выполнить каналприемник.

Каждому каналу, входящему в состав 10 распределенной системы, присваивается свой номер (идентификатор), определяющий его местоположение в матрице по горизонтали и вертикали. Обмен командами передачи управления может произ- 15 водиться либо по строке каналов, либо ( в столбце. Строки и столбцы каналов образуют кольцевую структуру, что обеспечивает полную реализацию полного взаимодействия отдельных каналов, 20 т.е. реализацию дисциплины "каждый с каждым".

При поступлении сообщения от соседнего канала определяется, ему ли предназначена поступившая информация.Это происходит путем сравнения кодов каналов приемника сообщения (идентификатора канала) с адресной частью сообщения.

При несовпадении кодов сообщение отправляется к соседнему каналу и т.д. до совпадения кодов либо в столбце, либо в строке каналов. При совпадении одного из двух кодов меняется направление продвижения сообщения.

Введение блока анализа необходимо для реализации процедуры идентификации поступившей информации и выбора дальнейшего ее продвижения в матрице каналов распределенной системы.

Введение буферного запоминающего блока сообщений необходимо для временного хранения кодов программ, поступивших на обслуживание данному каналу.

БЛОК памяти константы предназначен 45 для хранения единственного составного кода, определяющего местоположение к канала в матричной структуре распределенной системы. Процесс считывания информации из блока памяти происходит по импульсу синхронизации с распреде50 лителя. йа Фнг. 1 представлена функднональная схема т -ro (i = 1,oхт) канала распределенной системы для программного управления технологическими процес-т5 сами; на фиг. 2 — функциональная схема буферного запоминающего блока; на фиг. 3 — функциональная схема блока анализа; на фиг. 4 — функциональная схема первого (второго, третьего) блока памяти сообщений; на фиг. 5— функциональная схема блока выбора направления передачи информации, на фиг. 6 — функциональная схема выходного демультиплексора на фиг. 7— функциональная схема блока синхронизации, на фиг. 8 — формат команды обработки (a) и формат команды обмена (б); на фиг. 9 — функциональная схема распределителя импульсов; на фиг. 10— временные диаграммы функционирования распределителя импульсов; на фиг. 11— пример кодирования матрицы каналов в распределенной системе размерности

3 х 3 и направлений передач команд обмена.

i-й канал распределенной системы для программного управления технологическими процессами содержит блок 1 памяти программ, буферный запоминающий блок 2 сообщений, блок 3 анализа, коммутатор 4 адреса, регистр 5 адреса, регистр 6 команд, мультиплексор

7 логических условий, блок 8 синхронизации, первый блок элементов И 9, второй блок элементов И 10, элемент

И 11, первый 12, второй 13 и третий

14 информационные входы, первый 15 и второй 16 управляющие входы, вход

17 логических условий, первый 18, второй 19 и третий 20 информационные выходы

Буферный запоминающий блок сообщений (БЗБ) (фиг. 2) содержит информационный выход 21, коммутатор 22, демультиплексор 23, блок регистров

24.1-24,1 (где 1 — глубина очереди), группу блоков элементов ИЛИ 25 125.1-1, первый блок элементов И

26.1-26.1, второй блок элементов И

27.1-27.1, блок элементов ИЛИ 28.128.1, элемент ИЛИ 29, элемент И 30, одновибратор 31, Блвк анализа 3 (фиг. 3) -содержит первый 32, второй 33 и третий 34 блоки памяти сообщений, мультиплексор

35, блок 36 памяти константы, блок

37 выбора направления передачи информации, триггер 38, буферный регистр

39 с адресным 39.1 операционным 39.2 полями, блок 40 элементов И, выходной демультиплексор 41, демультиплексор

42.синхронизации, дешифратор 43,счетчик 44, распределитель 45 импульсов, элемент И 46, элемент ИЛИ 47.

1605212

Первый 32, второй 33, третий 34 блоки памяти сообщений (фиг. 4) содержит блок регистров 48.1-48.К (где

К вЂ” длина очереди сообщений}, группу блоков элементов ИЛИ 49.1-49.(К-1), первый блок элементов И 50.1-50.К, второй блок элементов И 51.1-51.К, блок элементов ИЛИ 52.1-52.К, демультиплексор 53, элемент И 54, элемент 10

И-НЕ 55, Блок выбора направления передачи информации 37 (фиг. 5) содержит первую 56 и вторую 57 схемы сравнения, неполный дешифратор 58, элемент И 59. 15

Выходной демультиплексор 41 (фиг.6) содержит первый 60 и второй 61 блоки элементов И.

Блок синхронизации (фиг ° 7) содержит триггер 62 запуска, генератор 63 тактовых импульсов, счетчик 64, дешифратор 65, элементы И 66 и 67.

Распределитель 45 импульсов (фиг.9) содержит генератор 68 тактовых импульсов, счетчик 69, дешифратор 70, триггер 71 управления.

Назначение основных блоков и элементов отдельного канала распределенной системы состоит в следующем.

Блок 1 памяти программ предназна- 30 чен для хранения команд управления и команд обмена (передачи управления аналогичным каналам системы). Буферный запоминающий блок 2 предназначен для хранения поступивших на обслужи- 35 вание сообщений от других каналов системы и супервизорного устройства (центрального процессора) ° Блок 3 анализа предназначен для анализа поступивших сообщений на принадлежность 40 информации данному каналу и выбора направления передачи при транзитном прохождении поступившего сообщения.

Блок 8 синхронизации предназначен для формирования тактовых импульсов, син- 45 хронизирующих работу канала.

В блоке 3 анализа назначение основных элементов состоит в следующем.

Блоки 32-34 памяти сообщений предназначены для хранения команд обмена, 50 поступивших для выдачи от собственного канала и соседних (двух) каналов системы (от левого при движении сообщения в строке каналов системы и от нижнего при движении в столбце кана- 55 лов). Блок 36 памяти константы предназначен для хранения кода адреса канала, идентифицирующего его местоположение в распределенной системе. Блок

36 памяти константы может быть выполнен, например, в виде последовательного соединения генератора константы— фиксированного кода (тумблерного регистра и т.п.) и блока элементов И, по второму входу которого подключен вход блока памяти.

Блок 37 выбора направления передачи информации предназначен для выбора и модификации направления выдачи сообщений в зависимости от соотношения кодов каналов источника и приемника сообщений.

Буферный регистр 39 предназначен дпя хранения кода сообщения на время его анализа и обработки. Выходной демультиплексор 4 1 предназначен для . коммутации команды обмена на один из выходов блока 3 анализа и в целом канала к аналогичным каналам системы.

Распределитель 45 импульсов предназначен для синхронизации работы блока 3 анализа. Счетчик 44 является последовательным кольцевым и совместно с деыифратором 43 служат для последовательного циклического опроса блоков

32-34 памяти сообщений.

В распределенной системе для программного управления процессами (технологическими), состоящей из однотипных каналов (фиг. 11) осуществляется обмен командами управления в двух направлениях. Каждая горизонталь и вертикаль однотипных каналов системы образует соответствующее кольцо каналов, которое может быть выполнено в виде отдельной БИС (СБИС). Тогда комплексирование системы будет состоять в последовательном соединении отдельных СВИС.

В исходном (начальном) состоянии элементы памяти системы (каналов) находятся в нулевом состоянии (за исключением разряда поля 6.6 регистра 6 команд, определяющего конец программы управления).

Работа распределенной системы для программного управления технологическими процессами возможна в трех режимах: режиме обработки (выдачи) собственных команд управления; режиме выдачи команд обмена; .режиме приема и обработки команд обмена.

Так как распределенная система состоит из набора однотипных каналов, то работу системы рассмотрим на примере функционирования отдельного канала.

160521

Сигнал на начало работы поступает с управляющего входа 15 канала (фиг.1)

Этот сигнал поступает на управляюций вход блока 8 синхронизации (фиг. 7) и, поступая на S-вход триггера 62, устанавливают его в единичное состояние. Генератор 63 начинает формировать тактовые импульсы для синхронизации работы канала. В исходном состоянии триггер 62 и счетчик 64 находятся в нулевом состоянии. Приведение в исходное состояние счетчика 64 на фиг. 7 не отражено.

Состояние входов блока 8 синхронизации в исходном состоянии определяется следующим. На первый вход блока 8 синхронизации (фиг. 1,7) поступает с входа 15 канала сигнал логического нуля. На второй вход блока 20

8 синхронизации поступает сигнал логической единицы (метка — признак конца программы с выхода поля 6.6 регистра 6 команд). На третий вход блока 8 синхронизации поступает с 25 входа 16 сигнал логического нуля. И так как буферный запоминающий блок

2 находится в нулевом состоянии, то с его управляющего выхода на четвертый вход блока синхронизации поступа- 3р ет сигнал логической единицы.

Триггер 38 устанавливается в нулевое состояние по импульсу распределителя 45 при нулевом состоянии регистров. 48.1-48.К блоков 32-34 памяти

35 сообщений, В исходном состоянии элементы памяти канала находятся в нулевом состоянии (за исключением разряда регистра 6 команд, определяющего признак 4р конца программы управления технологического процесса).

Работа канала в режиме обработки собственных команд управления. Работа канала в этом режиме функционирования 45 начинается путем подачи на вход 12 (фиг. 1) кода операции, определяющего адрес первой команды программ управления. Этот код подается, например, от диспетчера, организующего про-5Q цесс управления.

Код операции с входа 12 канала поступает через коммутатор 22 буферного запоминающего блока 2 сообщений (фиг. 2) на информационный вход де-! мультиплексора 23. Так как блок регистров 24.1-24,1 находится в нулевом состоянии, на выходах элементов И

26.1-26,1 блока находятся сигналы

2 8 логической единицы. Эти сигналы, поступая на управляющий (адресный) вход демультиплексора 23, разрешают запись информации в первый регистр 24,1 через блок элементов ИЛИ 25.1. Вместе с адресом программы (кодом операции) на вход 12 канала подается управляющий импульс. Этот импульс --через элемент ИЛИ 29, элемент И 27.1 и элемент

ИЛИ 28. 1 поступает на синхронизирующий вход регистра 24.1 и производит запись в него поступившего кода операции. Состояние регистра 24.1 будет отличным от нулевого и на выходе элемента И 26.1 будет сигнал логического нуля, который предопределяет запись очередного кода операции во второй регистр 24.2 буферного запоминаюцего блока 2. При нулевом состоянии j-ro (j = 1,1) регистра 24.1 на выходе элемента И 26.j будет сигнал логической единицы, поступающий на соответствующий вход элемента И 30. Поэтому на выходе элемента И 30 будет сигнал логической единицы только при нулевом состоянии блока регистров 24.1-24.1.Этот сигнал поступает через управляющий вход блока 2 (фиг. 2) на управляющий вход блока 8 синхронизации (фиг.1) и разрешает тем самым завершить ра-. боту канала при выдаче последней команды управления (метка — признак конца программы в поле 6.6 регистра 6 команд) .

Одновременно с подачей кода операции на управляюций вход 15 канала (фиг. 1) подается сигнал на начало работы. Этот сигнал поступает на управляющий вход блока 8 синхронизации. (фиг. 7), устанавливает триггер 62 запуска в единичное состояние и разрешает тем самым формирование на выходе генератора 63 тактовых импульсов для синхронизации работы канала. Синхронизация работы осуществляется сигналами с выходов дешифратора 65 блока 8 синхронизации.

Первый тактовый импульс с выхода блока 8 синхронизации (фиг.. 1) поступает на синхронизирующий вход регистра 5 адреса и разрешает запись в него информации с выхода буферного запоминающего блока 2 (первого регистра 24.1 блока регистров 24.1 24.1) через коьчутатор 4 адреса. По второму тактовому импульсу из блока 1 памяти программ будет сосчитана команда, которая по тактовому импульсу с вы1605212

10 хода блока 8 синхронизации будет занесена в регистр 6 команд (формат сосчитанной команды представлен на фиг. 8.a).

Так как в поле 6. 5 регистра 6 команд признак передачи управления отсутствует, что операционная часть команды с поля 6.4 регистра 6 поступает через блок элементов И .9 на информационный выход 18 канала для управления технологическим процессом.

Поля 6.1, 6.2 и 6.3 регистра 6 команд формируют адрес очередной команды с использованием мультиплексора 7 логи- 15 ческих условий, который предназначен для формирования значения модифицируемого разряда адреса очередной команды и реализует его логическую функцию вида 20 у =х,а +хи, +х к, +...х +, z„, где у — выходной сигнал мультиплекI сора 7 логических условий; х — конъюнкция 9 Тс ...o7 соотI ветствующая коду с вйхода

6.1 кода логических условий, разрешающему прохождение модифицируемого адресного

30 разряда без изменений;

Х g фоg о ° о0 у

Х вЂ” О, 0 2 О(Э о о о у

Ф Мzh> о ° ° фЬ е ° о у o ° ° конъюнкции, соответствующие 35 кодам, определяющим прохождение на выход мультиплексо-. ра 7 одного из сигналов логических условий z„,z л с входа 17 логических ус-40 условий канала.

С выдачей последней команды формируемой программы управления в поле

6.6 регистра б заносится метка — приз-15 нак окончания программы. Эта метка поступает на управляющий вход коммутатора 4 адреса и разрешает прохождение через него информации (адреса очередной программы) из буферного запоЭ минающего блока 2. Кроме того, эта метка поступает на управляющ тй вход буферного запоминающего блока 2 (фиг. 2) и,формирует по фронту на выходе opHGBH5pGTopcL 31 импульс ° 3TGT импульс через элементы ИЛИ 28. 1-28.1 поступает на синхронизирующие входы блока регистров 24.1-24.1 и осуществляет тем самым сдвиг информации.

Если выполнялась последняя команда, то очередь поступивших на обслуживание запросов становится пустой (нулевое состояние блока регистров 24.124.1) . На выходах элементов И 26 . 126.1 образуются сигналы логической единицы. На выходе элемента И 30 появляется сигнал логической единицы, который с выхода буферного запоминающего блока (фиг. 1) поступает на вход блока 8 синхронизации (фиг. 7). На выходе элемента И 66 формируется сигнал логической единицы, который через элемент ИЛИ 67 устанавливает триггер

62 запуска в нулевое состояние и канал завершает свою работу.

Если очередь в буферном запоминающем блоке 2 не пуста, то после сдвига информации в блоке регистров 24. 124.1 первым тактовым импульсом очередной импульсной последовательности производится запись информации в регистр

5 адреса и далее канал функционирует аналогично рассмотренному.

Работа канала в режиме выдачи команд обмена. В процессе обработки собственных команд канал может выдавать команды обмена другим аналогичным каналам, образующим двунаправленную к кольцевую структуру распределенной системы.

Формат команды обмена (передачи управления) представлен на фиг. 8.1. В этом случае с поля 6.4 регистра 6 команд подается команда

- шар Ф ш,э где шп — код (номер) канала приемника информации;

m q — код (номер) программы, которую должен выпапнить

4-—

m пр-й канал системы; — знак конкатенации (сцепления) .

В свою очередь.

Ь

Пр р + пр где m — номер канала приемника информации в строке аналоГичнь х каняпов о р

m — номер канала приемника

Ц информации в столбце аналогичных каналов.

Одновременно с кодом m команды обмена с выхода поля 6,5 регистра 6 команд выдается метка — признак передачи управления аналогичному каналу.

1605212

Эта метка поступает на управляющие входы блока элементов И 10 и элемента

И 11 (фиг. 1) и разрешает тем самым прохождение команды обмена с поля 6.4 регистра 6 через блок элементов И 10 на информационный вход блока 3 анализа (фиг. 3). Вместе с командой обмена с выхода блока 8 синхронизации через элемент И 11 (фиг. 1) поступает тактовый импульс.

Обмен командами в распределенной системе, состоящей из однотипных каналов, осуществляется (фиг. 11) в двух направлениях. По каждому из нап- 15 равлений в блоке 3 анализа имеется блок памяти сообщений (БПС) (фиг.3).

Третий БПС предназначен для хранения команд обмена от-собственного канала.

Команда обмена в рассматриваемом случае поступает на вход БПС 32. Так как блок регистров 48.1-48,К (где Кглубина очереди) (фиг, 4) находится в нулевом состоянии, то на выходах

25 элементов И 50.1-50.К находятся сигналы логической единицы. Эти сигналы поступают на адресный вход демульти.плексора 53 и разрешают тем самым запись поступившего сообщения в пер- 30 вый регистр .48.1 очереди.

Адресация демультийлексора 53 БПС

32-34 (фиг. 4) состоит в следующем.

Нулевые выходы регистров 48.1-48.К соединены с входами соответствующих элементов И 50 ° 1-50.К. Следовательно, при нахождении i-ro (i=1,К) регистра

48.i в нулевом состоянии на выходе элемента И 50.i будет сигнал логичес- 40

-кой единицы r; . Этот сигнал поступает на адресный вход демультиплексора 53 . и на соответствующий вход элемента

И-НЕ 55 °

При нулевом состоянии регистров 45

48.1-48.К на выходе элемента И-НЕ 55 будет сигнал логического нуля, который поступает на управляющий выход

БПС г4 г2 . ° . гg = 0 °

Адресация регистров 48,1-48.К демультиплексором 53 для занесения в них информации определяется табл.1.

При занесении информации хотя бы в один регистр 48.i, (i=1,Ê)(г;) на выходе элемента И-НЕ 55, например.

r„° ° ° r = г + r2+ г е ° ° г 1. будет сигнал логической единицы.

Та блица 1

Код состояния блока ре- Адресация ре гистров гистра (R) R) гк

r r гЗ гз

l е ° ° гк

rg е ° ° гт г1 гг гъ ° ° °

Состояние этого регистра (48. 1) изменится, и тем самым будет подготовлен для записи очередного сообщения (команды обмена) второй регистр

48.2. При записи команды обмена в регистр 48.1 на выходе элемента И-НЕ 55 появляется сигнал логической единицы.

Этот сигнал с выхода,БПС 32 через элемент ИЛИ 47 (фиг. 3) устанавливает триггер 38 в единичное состояние и тем самым разрешает формирование тактовых импульсов на выходе распределителя 45 для синхронизации работы блока 3 анализа.

Синхронизация работы блока 3 анали- за происходит по пяти импульсным последовательностям (фиг. 10). Цикл (такт) работы состоит из пяти фаз, каждая из которых начинается тактовым импульсом соответствующей импульсной последовательности.

По первому импульсу производится обращение к соответствующему БПС 3234 путем увеличения содержимого счетчика 44 на единицу. По второму импульсу производится запись сообщения в буферный регистр 39. По четвертому им-. пульсу производится выдача команды обмена либо к соседним каналам системы, либо данному каналу для ее дальнейшеи обработки. По третьему импульсу производится обращение к блоку памяти константы 36. По пятому импульсу производится сдвиг информации (команд обмена) в БПС, из которого была сосчитана информация для анализа. Далее цикл работы блока 3 анализа повторяется путем обращения к очередному блоку памяти сообщений.

Выбор направления передачи информации осуществляется следующим обра13

1605212

Таблица 3

Признаки сравнения

Значение кодоэ

А >С

А(С

А=С

В > D

B(D

В=D а

Ь с, 2

Ъ с

Направление передачи

Соотношение кодов

По горизонтали

По вертикали

Л )С

А) С

А Ñ

Л -«С

А - С

А«С

А= С

А= С

А=С

B D

В «Э

3=D

B D

В «D

В=D

В =-Э

В-=Р

B=D

Вверх

11

Вверх

«11»

Вправо

30

Свой канал зом. Адресная часть поступившего сообщения сравнивается с адресом. (идентификатором) данного канала по номерам строки и столбца, и определяется одно из трех возможных направлений передачи (два — на соседние каналы и третье — на обработку данному каналу) по следующему правилу.

Пусть А и В коды адресов канала источника информации по горизонтали и вертикали (строки и столбцы) размещения каналов в системе, а С и

D — коды адресов канала приемника информации. Процедура выбора направления передачи информации, реализуемой блоком 37, определяется табл. 2.

Таблица 2

В блоке 36 памяти константы блока

3 анализа (фиг. 3) записан единственный код адреса (идентификатор), определяющий местоположение данного ка- 40 нала при матричном построении распределенной системы.

При занесении команды обмена в БПС

32 импульс с выхода распределителя 45 45 увеличивает содержимое счетчика 44 на единицу. На выходе дешифратора 43 иницируется сигнал для опроса БПС 32.Код с выхода счетчика 44 поступает на управляюций вход мультиплексора 35 и разрешает тем самым запись информации по второму импульсу с БПС 32 в буферный регистр 39. На основе сравнения двух кодов адресов каналов на схемах

56, 57 сравнения блока 37 выбора нап- 55 равления передачи информации (фиг.5) на выходе неполного дешифратора в сооответствии с табл. 3 формируется признак

1, если требуется передать инУ= формацию вверх;

О, если требуется передать информацию вправо.

Формирование сигналов сравнения элементами 56 и 57 определяется табл. 3..

Сформированный признак поступает (фиг. 3) на управляющие входы демультиплексоров 41 и 42. Демультиплексор

41 определяет прохождение команды обмена к одному из двух направлений (фиг. 11) к соседним каналам, Для синхронизации записи команды обмена в соседнем канале с выхода распредеи лителя 45 выдается импульс с, который через демультиплексор 42 поступает на соответствующий выход.

Работа канала в режиме приема и обработки команд обмена. При обработке команд обмена от соседних каналов происходит обращение к соответствующему

БПС (33,34) .

При совпадении кодов адресов канала приемника информации с адресной частью команды обмена на выходах "Равно" первый 56 и второй 57 схем сравнения блока 37 (фиг. 5) формируются сигналы логической единицы, которые образуют на выходе элемента И 59 сигнал логической единицы. Этот сигнал с выхода блока 37 выбора направления передачи информации поступает на управляющий вход блока элементов И 40 и разрешает тем самым при поступлении импульса с с выхода распределителя 45 прохождение кода операции (начального адреса программы управления) с выхода блока 3 анализа для его записи в буферный запоминающий блок 2.

Далее канал работает аналогично рассмотренному в режиме обработки "собственных11 команд управления.

Окончание процесса выдачи команд управления каналом заключается в сле1605212 16 ° дующем. Метка — признак программы с выхода поля 6.6 регистра 6 — поступает на управляющий вход (фиг. 1) блока синхронизации. Если очередь в буферном запоминающем блоке 2 (фиг,2) пуста, то на выходе элемента И 30 присутствует сигнал логической единицы.

Этот сигнал с выхода буферного запоминающего блока 2 поступает на управля- 10 ющий вход блока 8 синхронизации (фиг. (фиг. 7) и по приходу метки — признака конца программы формирования сигналов управления — на выходе элемента

И 66 формируется сигнал логической единицы, который через элемент ИЛИ

67 устанавливает триггер 62 запуска в нулевое состояние, и на этом канал завершает свою работу.

Формула из обретения

1. Распределенная система для программного управления технологическими процессами, содержащая n x m каналов, где n K m, n — число каналов в строке матричной организации системы, а m — число строк, причем i-й канал (i = 1,n m) системы содержит блок памяти программ, коммутатор адреса, 30 регистр адреса, регистр команд, мультиплексор логических условий, блок синхронизации, первый блок элементов

И, элемент И, причем первый управляющий вход канала соединен с первым входом блока синхронизации, первый выход которого соединен с синхронизирующим входом регистра адреса, выход которого соединен с входом блока памяти программ, выход блока памяти 40 программ соединен с информационным входом регистра команд, синхронизируюций вход которого соединен с вторым выходом блока синхронизации, вьг ход поля проверяемых логических усло- 45 вий регистра, команд соединен с первым информационным входом мультиплексора логических условий, выход модифицируемого разряда адреса регистра команд соединен с вторым информационным входом мультиплексора логических условий, выход которого соединен с входом модифицируемого разряда адреса первого информационного входа коммутатора адреса, выход которого соединен с входом модифицируемого разряда адреса первого информационного входа коммутатора адреса, выход которого соединен с информационным входом регистра адреса, вход логических условий канала соединен с управляющим входом мультиплексора логических условий, выход поля немодифицируемых разрядов адреса регистра команд соединен с входами немодифицируемых разрядов адреса первого информационного входа коммутатора адреса, выход операционного поля регистра команд соединен с информационным входом первого блока элементов И, выход которого соединен с первым информационным выходом канала, выход поля конца про-граммы регистра команд соединен с прямым и инверсным управляющими входами коммутатора адреса и вторым входом блока синхронизации, второй управляющий вход канала соединен с третьим входом блока синхронизации, второй информационный выход К-ro (K = 1, п-1) каналами -й ()= 1,m) строки каналов соединен с вторым информационным входом (К+1)-ro канала -й строки, второй информационный выход и-ro канала 1 -й строки соединен с вторым информационным входом первого канала )"-й строки, о т л и ч а ющ а я с я тем, что, с целью расширения области применения системы на основе увеличения количества обменных взаимодействий, каждый канал дополнительно содержит буферный запоминающий блок сообщений, блок анализа, второй блок элементов И, причем информационный выход буферного запоминающего блока соединен с вторым информационным входом коммутатора адреса, выход операционного поля регистра команд соединен с информационным входом второго блока элементов И, выход которого и выход элемента И соединены с первым входом блока анализа, управляющий выход которого соединен с управляющим входом буферного запоминающего блока, управляющий выход которого соединен с четвертым входом блока синхронизации, третий выход которого соединен с первым входом элемента И, выход поля передачи управления регистра ко-манд соединен с инверсным управляющим входом первого блока элементов И, прямым управляющим входом второго блока элементов И и вторым входом элемента

И, первый информационный выход блока анализа соединен с первым информационным входом буферного запоминающего блока сообщений, выход поля конца программы регистра команд соединен с

17

18

1605212 вторым управляющим входом буферного запоминающего блока сообщений, первый информационный вход канала соединен с вторым информационным входом буфер5 ного запоминающего блока, второй информационный вход канала соединен с вторым входом блока. анализа, второй информационный выход которого соединен с вторым информационным выходом 10 канала, третий информационный вход канала соединен с третьим входом блока анализа, третий информационный выход которого соединен с третьим информационным выходом канала, третий информационный выход j-ro (j,1) канала р -го столбца (1 = 1, п) каналов соединен с третьим информационным входом (j-1)-ro канала, третий информационный выход первого канала

-ro столбца каналов соединен с третьим информационным входом m-го канала соответствующего столбца каналов.

2. Система по п. 1, о т л и ч а ющ а я с я тем, что блок анализа со- 25 держит первый — третий блоки памяти сообщений, мультиплексор, блок памяти константы, блок выбора направления передачи информации, триггер, буферный регистр, блок элементов И, выходной gp демультиплексор, демультиплексор синхронизации, дешифратор, счетчик, распределитель импульсов, элемент И и элемент ИЛИ, выход которого соединен с S-входом триггера и инверс35 ным входом элемента И, выход которого соединен с К-входом триггера, прямой вход триггера соединен с управляющим входом распределителя импульсов, первый выход которого соединен со счет- 4О ным входом счетчика, выходы счетчика соединены с входами дешифратора и управляющим входом мультиплексора, выход которого соединен с информационHblM ВхОдом буфернОГО регистра синх 45 ронизирующий вход которого соединен с вторым выходом распределителя импульсов, третий выход распределителя импульсов соединен с входом считывания блока памяти константы, выход

О которого соединен с первым входом блока выбора направления передачи информации, второй вход которого соединен с выходом адресного поля буферного регистра выход операционного поля буЭ

55 ферного регистра соединен с информа ционным входом блока элементов И, выход которого соединен с первым информационным выходом блока анализа, выходы адресного и операционного полей буферного регистра соединены с информационным входом выходного демультиплексора, первый и второй выходы которого соединены соответственно с вторым и третьим информационными выходами блока анализа, первый — третий входы которого соединены с информационным и первым управляющим входами соответствующих блоков памяти сообщений, информационные выходы которых соединены с соответствующими информационными входами мультиплексора, управляющие выходы блоков памяти сообщений соединены с входами элемента

ИЛИ, четвертый выход распределителя импульсов соединен с прямым входом элемента И и информационным входом демультиплексора синхронизации, выходы которого соединены с соответствующими информационными выходами блока анализа, первый выход блока выбора направления передачи информации соединен с управляющим входом выходного демультиплексора и управляющим входом . демультиплексора синхронизации, второй выход блока выбора направления передачи информации соединен с управляющим входом демультиплексора синхронизации; управляющим входом блока элементов И и управляющим выходом блока анализа, пятый выход распределителя импульсов соединен с тактовыми входами первого — третьего блоков памяти сообщений, выходы дешифратора соединены с вторыми управляющими входами соответствующих блоков памяти сообщений.

3. Система по п. i о т л и ч а— ю щ а я с я тем, что буферный запоминающий блок содержит коммутатор, демультиплексор, блок из 1 регистров .(где 1 — длина очереди), группу из (1-1)-ro блока элементов ИЛИ, два блока элементов И, блок элементов ИЛИ, элемент ИЛИ, элемент И и одновибра;тор, выход которого соединен с инверс ным управляющим входом демультиплек сора и первыми входами элементов ИЛИ блока, выходы которых соединены с синхронизирующими входами соответствующих регистров, первый управляющий вход буферного напоминающего блока соединен с прямым и инверсным управляющими входами коммутатора, выход которого соединен с информационным входом демультиплексора, К-й (K=1, 1-1)> выход которого соединен с пер160521 2

l9

20 вым входом соответствующего блока элементов ИЛИ, выход которого соединен с информационным входом соответствующего регистра, 1-й выход демультиплексора соединен с информационным входом соответствующего регистра,второй управляющий вход буферного запоминающего блока соединен с входом одновибратора, первый информационный вход буферного запоминающего блока соединен с первым информационным входом элемента И, выход i-rо (i=1 1) регистра соединен с входом соответствующего элемента И первого блока, вы- 15 ходы которого соединены с первым входом соответствующего элемента И второго блока, адресным входом демультиплексора и входами элемента И, выход которого соединен с управляющим выхо- Zg дом буферного запоминающего блока, второй информационный вход которого соединен с вторым информационным входом коммутатора и вторым входом элемента ИЛИ, выход которого соединен с вторыми входами элементов И второго блока, выходы которых соединены с вторыми входамн соответствующих элементов ИЛИ блока, выход E.-го (6=2,1) регистра соединен с вторым входом (f-1)-го блока элементов ИЛИ, выход первого регистра соединен с информационным входом буферного запоминающе-. го блока.

4. Система по п. 2, о т л и ч а ющ а я с я тем, что блок выбора направления передачи информации содержит первую и вторую схемы сравнения, элемент И и неполный дешифратор, выход которого соединен с nppBblM выходом блока выбора направления передачи информации, первый и второй входы которого соединены соответственно с первыми и вторыми входами первой и второй схем сравнения, выходы Равно

lt и которых. соединены с входами элемента

И, выход которого соединен с вторым выходом блока выбора направления передачи информации, выходы "Больше", "Меньше и "Равна" первой и второй схем сравнения соединены с соответствующими входами неполного дешифратора.

1605212

1605212

1605212

Ф1И. 7

1605212

1605212

Составитель И. Швец

Редактор В. Данко Техред Л.Олийнык Корректор С. Ыевкун

Заказ 3452 Тираж 675 Подписное

ВНИИПИ Гос а ств уд рственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент" г Ужг г. жгород, ул. агарина, 101