Устройство для задержки цифровой информации с самоконтролем

 

Изобретение относится к вычислительной технике и может быть использовано в линиях задержки цифровой информации с повышенной надежностью. Цель изобретения - повышение надежности. Это достигается тем, что в устройство, содержащее блок 3 управляемой задержки, первые триггер 1 и сумматор 2 по модулю два, вторые триггер 4 и сумматор 6 по модулю два, схему 6 сравнения, триггер 8 контроля и датчик 10 ошибки, введены управляемый инвертор 7 и элемент И 9 с соответствующими связями. Вычисление контрольных разрядов как суммы по модулю два I-го и (I+1)-го разрядов информационной последовательности позволяет исправлять одиночные искажения несоседних информационных разрядов задерживаемой одноразрядной последовательности. 2 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) (1!) G 06 Р 1/04, G 11 С 29/00

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А ВТСРСКОМУ СВМДА=ПЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4609419/24-24 (22) 28.11,88 (46) 15.11.90. Бюл. Vi - 42 (71) Специальное проектно-конструкторское бюро "Дискрет" Одесского политехнического института (72) В.H.Ëàöèí,. Е.Л,Полин, А.В.Дрозд, В.П.Карпенко и В.В.Шебадаш (53) 681 327(088.8) (56) Авторское свидетельство СССР

Р 1193653, кл. G 06 F 1/04, 1984.

Авторское свидетельство СССР

N 1287137, кл. G 06 F 1/04, 1985. (54) УСТРОЙСТВО ДЛЯ ЗАДЕРЖКИ ЦИФРОВОЙ

ИНФОРМАЦИИ С САМОКОНТРОЛЕМ (57) Изобретение относится к вычислительной технике и может быть использовано в линиях задержки цифровой

2 информации с повышенной надежностью.

Цель изобретения — повышение надежности, Это достигается тем, что в устройство, содержащее блок 3 управляемой задержки, первые триггер 1 и сумматор 2 по модулю два, вторые триггер 4 и сумматор 5 по модулю два, схему 6 сравнения, триггер 8 контроля и датчик 10 ошибки, введены управляемый инвертор 7 и элемент И 9 с соответствующими связями. Вычисление контрольных разрядов как суммы по модулю два i-ro и (i+1)-го разрядов информационной последовательности позволяет исправлять одиночные искажения несоседних информационных разрядов задерживаемой одноразрядной последовательности. 2 ил.

1606969

Изобретение относится к автоматике и вычислительной технике и может быть иСпользовано в линиях задержки цифровой информации с повышенной на5 дежностью.

Целью изобретения является повышение надежности устройства путем исправления однократных ошибок информационных разрядов. 10

На фиг. 1 изображена структурная схема устройства; на фиг. 2 — временные диаграммы.

Устройство содержит первый триггер

1, первый сумматор 2 по модулю два, блок 3 управляемой задержки, второй триггер 4, второй сумматор 5 по модулю два схему б сравнения, управля1 ,,емый инвертор 7, триггер 8 контроля, элемент И 9 и датчик 10 ошибки. При 20 этом первый.и второй входы блока 3 управляемой. задержки являются входами синхронизации 1! и управления 12 устройства соответственно, третий вход блока 3 управляемой задержки являет- 25 ся информационным входом 13 устройства, первый вход датчика 10 ошибки является входом 14 блокировки контроля устройства, выход управляемого инвертора является информационным выходом 15 устройства, выход датчика ошибки является. контрольным выходом

1б устройства.

Устройство работает следующим образом.

В начальный момент происходит обнуление всех регистров устройства и прием хода задержки, поступающего с входа !2 управления на второй вход блока 3 управляемой задержки (цепи 40 обнуления не показаны). Тем самым устанавливается коэффициент пересчета адресных цепей накопителя (т.е. величина задержки) блока 3 управляемой задержки, Далее с информационного входа устройства 13 на третий (информационный) вход блока управляемой задержки начинает поступать одноразрядная последовательность, сопровожл л даемая синхроимпульсами типа меандр на входе 11 устройства. По каждому переднему фронту синхроимпульса происходит увеличение адреса в блоке управляемой задержки на единицу, причем во время первой половины периода происходит чтение из ячейки информации, записанной К тактов назад (где

К вЂ” величина задержки), а во время второй половины периода происходит запись в эту же ячейку информации, которая, в свою очередь, будет считана через К тактов. Информациойные разряды записываются в накопитель вместе с соответствующими контрольными разрядами, которые вычисляются как сумма по модулю два текущего i-ro и предыдущего (i-1)-го информационных раз- > рядов. Задержка и сумма по модулю два реализуется на элементах 1 и 2 устройства. При считывании через К тактов осуществляется аналогичное вычисление контрольного разряда дпя считанного информационного разряда.

Второй триггер 4 и второй сумматор 5 по модулю два вычисляют контрольный разряд как сумму по модулю два считанного в данном 1-м и в предыдущем (j-1)-м такте, Вычисленный контрольный разряд сравнивается схемой 6 сравнения с контрольным разрядом„ считанным в данном такте из блока 3 управляемой задержки.

Если в процессе задержки произошло искажение одного информационного разряда последовательности, считанного в j-м такте, то контрольные разряды, вычисленные в j-м и (j+1)-м тактах, будут отличаться от контрольных разрядов, считанных в этих тактах из блока 3 управляемой задержки. Таким образом, наличие двух подряд несовпадений контрбльных разрядов в 1-м и (+1)-м тактах свидетельствует об искажении j-ro информационного разряда.

Сигнал о первом несовпадении контрольных разрядов поступает с выхода схемы 6 сравнения на вход триггера

8 контроля и яерез датчик 10 ошибки на выход 16 устройства и второй вход элемента И 9. В следующем такте сигнал о несовпадении записывается в триггер 8 контроля, устанавливая на его выходе сигнал логической )"",, Если при этом схема 6 сравнения вновь выдает сигнал о несовпадении (логическая "1" еа выходе блока 6), то выход элемента И 9 устанавливается в состояние логической "1 и управляемый инвертор / инвертирует искаженный информационный разряд, пропуская на информационный выход устройства

15 скорректированную информацию.

При нормальной работе (искажений информации не происходит) сигналы о совпадении (логический "0" на выходе схемы 6 сравнения) блокируют элемент

Формул а из об р е т ения

Устройство для задержки цифровой информации с самоконтролем, содержащее блок управляемой задержки, первый и второй триггеры, первый и второй сумматоры по модулю два, схему сравнения, триггер контроля и датчик

5 160696

И 9 и удерживают на управляющем входе управляемого инвертора 7 сигнап логического "0", и информация с выхода триггера 4 проходит на выход 15 устройства без изменения.

Выдачу сигналов об ошибки и коррекцию искаженного разряда можно блокировать с помощью входа 14 блокировки кочтроля устройства. 10

При многократной ошибке или сбое адресных цепей блока управляемой задержки сигналы об ошибке будут поступать на выход 16 контроля, сообщая об аварийной ситуации. 15

Таким образом, использование предлагаемого устройства позволяет исправлять одиночные ошибки цифровой линии задержки, диагностировать многократные ошибки (искажение несколь- 20 ких бит подряд) и сбой адресных цепей устройства.

Первый 2 и второй 5 сумматоры по модулю два, схема 6 сравнения и управляемый инвертор 7 могут быть .реализо- ?5 ваны на элементах типа 155ПП5 (сумматор по модулю два). Датчик 10 ошибки может быть реализован на элементе И.

Блок 3 управляемой задержки реализует дискретную задержку поступающих 30 на его входы информационного и контрольного разрядов на К тактов импульсов, которыми сннхронизируется данный блок. Величина задержки устанавливается с помощью входа управле- 5 ния блока 3.

9 6 ошибки, первый, второй и третий входы блока управляемой задержки являются соответственно входом синхронизации устройства, входом управления устройства и информационным входом устройства, четвертый вход блока управляемой задержки подключен к выходу первого сумматора по модулю два, второй вход которого подключен к выходу первого триггера, первый выход блока управляемой задержки подключен к первому входу схемы сравнения, выход которой соединен с входом триггера контроля, второй выход блока управляемой задержки подключен к первому входу второго сумматора по модулю два, первый вход датчика ошибки является входом лакировки контроля устройства, выход датчика ошибки является контрольным выходом устройства, о т л и ч а ю щ е е с я тем, что, с целью повьппения надежности устройства, в него введены управляемый инвертор и. элемент И, информационный вход устройства подключен к входу первого триггера и к первому входу первого сумматора по модулю два, вход синхронизации устройства подключен к входам приема триггера контроля и первого и второго триггеров, второй выход блока управляемой задержки подключен к входу второго триггера, выход которого подключен к входу управляемого инвертора и второму входу второго сумматора по модулю два, второй вход датчика ошибки подключен к выходу схемы сравнения, выход датчика ошибки подключен к второму входу элемента И, первый вход которого подключен к выходу триггера контроля, выход элемента И подключен к управляющему входу управляемого инвертора, выход которого является информационным выходом устройства.

1606969 в с

= Р, с

Йл с

Я: ь

Составит ель M. Лапушкин

Редактор Е.Копча Техред Л.Олийнык Корректор И.Муска

Заказ 3550 Тираж 565 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, . Ж-35, "Раушская наб., д. 4/5

-r

Производственно-издательский комбинат пПатент", r, Ужгород, ул, Гагарина, 101