Устройство для синхронизации вычислительной системы

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано для синхронизации вычислительной системы, работающей в реальном времени. Устройство позволяет корректировать частоты выходных сигналов. Целью изобретения является повышение точности стабилизации среднего значения выходных частот. Поставленная цель достигается за счет введения регистра 8 и сумматоров 5, 6. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 06 F 1 04.

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ rHHT СССР (21) 4456288/24-24 ! (22) 07 ° 07.88 (46) 23.03.90,.Бюл. N 11 (71) Научно-исследовательский физикотехнический институт при Горьковском государственном университете им. Н.И.Лобачевского (72) Н.Н.Макаров (53) 681.3(088.8) (56) Авторское свидетельство СССР

N 1149235, кл. G 06 1 1/04, 1983.

Авторское свидетельство СССР

N 1456942, кл. G 06 F 1/04, 1986.

2 (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ

ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для синхронизации вычислительной системы, работающей s реальном времени. Устройство позволяет корректировать частоты выходных сигналов ° Целью изобретения является повышение точности стабилизации среднего значения выходных частот. Поставленная цель достигается за счет введения регистра 8 и сумматоров 5, 6.

3 ил.

1552165

1 = 2 /Т, 50

А, f.

Изобретение относится к автоматике и вычислительной технике и может быть использовано для синхронизации вычислительной системы, работающей в реальном времени.

Целью изобретения является повышение точности стабилизации среднего значения выходных частот„

На фиг. 1 приведена принципиальная схема устройства; на Фиг„ 2 - струк11урная схема управляемого делителя частоты; на фиг. 3 - схема 21-разрядНого управляемого делителя частоты„ !

Устройство содержит задающий генератор 1, управляемый делитель 2 часто7bl счетчик 3, дешифратор 4, первый » и второй 6 сумматоры, элемент НЕ 7, первый 8 и второй 9 регистры, элс.мент И 10, тактовый вход 11, вход 12

Запуска, выходы 13 устройства.

Делитель 2 частоты (фиг. 2) со держит счетчик 14, элементы 15 и 16 запрета, элементы И 17 — 22, элемент

Н!11! 23 ° 25 б-разрядный делитель частоты может быть реализован на микросхеме К155

ИЕ8. Для реализации 21-разрядного делителя частоты (фиг. 3) используются делители 24 - 27 частоты и элемент НЕ-ИЛИ 28.

Устройство работает следующим образом.

После включения устройства на вход 12 запуска подается сигнал, который разрешает прохождение тактового сигнала с тактового входа 11 через элемент И 10 на входы сброса в

"0" счетчика 3 и регистров 8 и 9.

Сигнал запуска по окончании тактового сигнала с входа 12 должен быть снят. На выходе сумматоров 5 и 6 устанавливаются нулевые коды, а на входы задания коэффициента деления делителя 2 подается и-разрядный код А;

45 который первоначально равен коду

А 1000 ... О. Делитель 2 преобра" зует частоту f импульсов генератора

1 согласно выражению

Счетчик 3 под действием входных импульсов генерирует на выходе циклически изменяющийся К-разрядный двоичный код, который поступает на дешифратор 4. На выходе дешифратора формируется 2 выходных импульсных последовательностей. Через время Т, равное периоду тактового сигнала,код I с выхода счетчика 3 переписывается в регистр 9.

Регистры 8 и 9 могут быть выполнены либо с динамическим стробирующим входом, например, на Р-триггерах либо на lK-триггерах с внутренней задержкой, срабатывающих по заднему фронту стробирующего сигнала. Если частота f генератора 1 равна номинальной частоте f>, которая подбирается согласно выражению то в момент действия тактового сигнала на входе 11 устройства в счетчике 3будет нулевой код,а частота f> на выходе делителя будет равна 0,5f, °

Если i > Г, то в счетчике 3.в момент действия тактового сигнала установится код Ь, > 0 (старший К-й раз" ряд кода нулевой), если f c. f то

h; (0 (старший К-й разряд кода единичный).

Код Ь, преобразуется в управляю" щий код А; согласно следуюцему алгоритму.

В i-м цикле в регистр 9 записывается код Ь;, который равен числу недостающих либо лишних импульсов, поступивших в счетчик 3 в i-м цикле (между (i - 1)-м и i-м тактовыми сигналами).

Код Л; в инверсном виде поступает на сумматор 6, где вычитается от кода В;,, храняцегося в регистре

8, а разность вновь записывается в регистр 8, т.е,. выполняется

В, = В,, -h; (2) Код В, с выхода сумматора 6 поступает на вход сумматора 5,,на второй вход которого подается инверсный код

A,. На выходе сумматора формируется код Ь А, согласно выражению

gA; =В, -6;. (3) Сумматоры 5 и 6 работают как вычитатели благодаря подаче коца в инверсном виде и подаче сигнала логической единицы на вход переноса сумматоров.

Код в А;, имеющий К разрядов, преобразуется элементом НЕ 7 в п-разряд. ный код А; согласно выражению

1552 (41

А, = А +ЬА, .

Код А, воздействует на делитель 2 таким образом, чтобы частота на его выходе была близкой к частоте 0,5Е

Действительно, если код Ь, увеличивается, что является следствием уве" личения частоты f генератора 1, то коды В-, и А; уменьшаются, что приводит к уменьшению коэффициента ум" ножения частоты делителя 2. Если код Ь, становится отрицательным, что является следствием уменьшения частоты f генератора 1, то коды В; и А; увеличиваются, что приводит к увеличению коэффициента умножения. частоты делителя 2.

Формула изобретения 20

Устройство для синхронизации вычислительной системы, содержащее задающий генератор, элемент И, элемент НЕ, управляемый делитель частоты, счетчик, первый регистр, дешиф- 25 ратор, причем разрядные выходы счетчика соединены с информационными входами первого регистра и с входами дешифратора, выходы которого яв" ляются выходами устройства, выход задающего генератора соединен с информационным входом управляемого делителя частоты, выход которого соединен со счетным входом счетчика, вход разрешения записи первого регист-З5 ра соединен с первым входом элемента

И и является тактовым входом .устрой165 6 ства, второй вход элемента И является входом запуска устройства, выход элемента И соединен с входом сброса в "0" счетчика, о т л и ч а ю щ е ес я тем, что, с целью. повышения точности стабилизации среднего значения выходных частот, в устройство введены первый, второй сумматоры и второй регистр, вход разрешения записи которого соединен с входом разрешения записи первого регистра, инверсные выходы которого соединены с входами первого слагаемого первого и второго сумматоров, выходы второго сумматора соединены с входами второго слагаемого первого сумматора и с информационными входами второго регистра, выходы которого соединены с входами второго слагаемого второго сумматора, входы переноса сумматоров соединены с шиной логической единицы уст" ройства, выход элемента И соединен с входами сброса в "0". первого и второго регистров, выходы первого сумматора с первого по (К-1)-й соединены с входами с первого по (К-1)-й группы входов задания коэффициента деления управляемого делителя частоты, К-й выход первого сумматора соединен с входами с K-го по (п-1)-й группы входов задания коэффициента деления управляемого делителя частоты и с входом элемента НЕ, выход которого соединен с n"ì входом группы входов задания коэффициента деления управляемого делителя частоты.

15Я165

Составитель E.Òîðîïîâ

Техред Л.Олейник Корректор Н.Король

Редактор В.Петраш

Заказ 330 Тираж 554 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул. Гагарина,101