Устройство для дискретного экспоненциального сглаживания

 

Изобретение относится к вычислительной технике и может быть использовано при построении информационно-измерительных систем автоматизированного контроля и управления. Цель изобретения - повышение помехозащищенности устройства. Поставленная цель достигается за счет того, что в устройство входят блок вычитания 1, сдвиговый регистр 2, элемент ИЛИ 3, элементы И 4, 5, блок памяти 6, мультиплексор 7, блок сравнения 8, регистры 9, 10 и блок 11 синхронизации. 1 ил.

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН

Ц1)5 С 06 F 15/353

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н А BT0PCHGMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР (21) 4668223/24-24 (22) 25.01.89 (46) 23.12.90. Бюл. К 47 (72) В. Б. Кублановский и Я. В. Nazoвер (53) 681.32(088.8) (56) Авторское свидетельство СССР

9 702509, кл. Н 03 К 13/02, 1979.Авторское свидетельство СССР

Ф 638969, кл. С 06 F 15/32, 1978. (54) УСТРОЙСТВО ДЛЯ ДИСКРЕТНОГО ЭКСПОНЕНЦИАЛЬНОГО СГЛАЖИВАНИЯ

„„SU„;, 1615745, А1

2 (57) Изобретение относится к вычисли-. тельнои технике и может быть использовано при построении информационноизмерительных систем автоматизированного контроля и управления. Цель . изобретения - повьппение помехозащищенности устройства. Поставленная цель достигается за счет того, что в устройство входят блок 1 вычитания, сдвиговый регистр 2, элемент ИЛИ 3, элементы И 4 и 5, блок 6 памяти, мультиплексор 7; блок 8 сравнения, регистры

9 и 10 и блок 11 синхронизации. 1 ил.

1615745

Изобретение относится к вычислительной технике и может быть использовано при построении информационноизмерительных систем автоматизирован- 5 ного контроля и управления.

Цель изобретения — повышение помехозащищенности устройства.

На чертеже представлена функциональная схема устройства. 10

Устройство для дискретного экспоненциального сглаживания содержит блок 1 вычитания, сдвиговый регистр

2, элемент ИЛИ 3, элементы И 4 и 5, блок 6 памяти, мультиплексор 7, блок

8 сравнения, регистры 9 и 10 и блок

11 синхронизаиии.

Устройство реализует алгоритм фильтрации

20 у = - (у — х ) (1) 1-1 которьп1,соответствует известному выражению, однако с применением только действия вычитания, причем при вычис- 25 лении всего выражения (1) и (у; 1

z ) используется одно и то же уменьшаемое, При этом величина х х 6 у, или у 1 с х, х,30

2 — х х1 х, у1 или ".г -1 ху(х у, х, у,, с х или х у;., х, (2) 35 где х и х — текущие значения входного сигнала„

Таким образом, величина х; принимается равной одному из значений х„, х и у,, которое является средним.

Устройство работает следующим образом.

Очередные значения х и х входного сигнала по первому и второму тактам (сигналам) блока 11 синхронизации записываются соответственно на регистры 9 и 10 и поступают на блок 8 сравнения, на другои вход которого поступает информация из блока 6 памяти.

Таким образом, на входах блока 8 сравнения будут присутствовать все три значения х„, х и у;,. В результате попарного сравнения будет определено среднее значение и по сигналам блока

8 сравнения. эта величина пройдет че55 рез мультиплексор 7 на вход элемента, И 5. По третьему такту блока 11 син-, хронизации откроется элемент И 5 и

| соответствующее значение через элемент ИЛИ 3 поступит на вход блока 1 вычитания, где произойдет вычитание из величины у,, поступающей на другой вход блока 1 вычитания, и величины х (или х или у r rroxo rr H3 того, какая из этих величин в данный момент средняя).

Величина разности с выхода блока

1 вычитания по четвертому такту блока

11 синхронизации запишется в сдвиговый регистр 2, где rro пятому такту блока 11 синхронизации произойдет сдвиг вправо на количество разрядов, :соответствующее коэффициенту 0(,. По шестому такту блока 11 синхронизации величина разности умножается на коэффициент ф,, т.е. значение K ° (у;,, — z) через элементы И 4 и ИЛИ 3 поступит на вход блока 1 вычитания. На выходе блока 1 вычитания появится текущее значение выходного сигнала у,, кото-. рое по седьмому такту блока 11 синхронизации запишется в сдвиговый регистр 2 и с его выхода (в данном такте без сдвига) в блок 6 памяти. В результате работы устройства отфильтрованное значение находится в блоке 6 памяти и устройство готово к новому циклу фильтрации.

Адресный вход блока 6 памяти, соответствующии номеру подключаемого параметра (датчика), во время работы устройства поступает на адресный вход блока 6 памяти.

Приведена работа устройства в семь тактов блока 11 синхронизации, т.е. каждый цикл начинается повторением-выдачей блоком 11 синхронизации перечисленных управляющих сигналов (тактов с 1 по 7). Временной интервал между тактами выбирается большим, чем задержки в комбинационных схемах блока 8 сравнения или блока 1 вычитания.

Формула изобретения

Устройство для дискретного экспоненциального сглаживания, содержащее блок вычитания, сдвиговый регистр, элемент ИЛИ, первый и второй элемен.ты И, выходы которых подключены со ответственно к первому и второму входам элемента ИЛИ, о т л и ч а ющ е е с я тем, что, с целью повышения помехозащищенности, в него введены блок памяти,, мультиплексор, блок сравнения, блок синхронизации, первый

Составитель А. Баранов

Редактор А. Козориз Техред Л.СердюковаКорректор А. Осауленко Заказ 3989

Тираж 567

Подппсное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,(01 5 161574 и второй регистры, выходы которых подключены соответственно к первому и второму выходам блока сравнения и соответственно к первому и второму информационным входам мультиплексора, выход которого подключен к первому входу второго элемента И, второй вход которого подключен к первому выходу блока синхронизации, второй, третий и четвертый выходы которого подключе- . ны соответственно к первому входу первого элемента И, тактовому входу сдвигающего регистра и входу управления записью/считыванием блока памяти, выход которого подключен к третьему .,входу, блока сравнения, третьему ин, формационному входу мультиплексора и ,первому входу блока вычитания, выход

5 6 которого подключен к информационному входу сдвигового регистра, выход ко-" торого подключен к второму входу первого элемента И и информационному входу блока памяти, адресный вход которого является входом выбора датчика устройства, информационным входом которого являются соединенные между собой информационные входы первого и второго регистров, тактовые входы которых подключены соответственно к пятому и шестому выходам блока синхронизации, выход блока сравнения подключен, к управляющему входу мультиплексора, выход элемента ИЛИ подключен к второму входу блока вычитания, а вход запуска блока синхронизации является входом запуска устройства.