Устройство для контроля хода программ

 

Изобретение относится к вычислительной технике и может быть использовано для контроля хода вычислительного процесса в автоматизированных системах управления, построенных на однокристальных микропроцессорных БИС, программно-реализующих различные алгоритмы логического управления, задаваемые в виде бинарных граф-схем алгоритмов. Целью изобретения является повышение достоверности контроля. Устройство дополнительно содержит две группы элементов И, группу элементов ИЛИ, элементы НЕ, сумматоры по модулю два, элемент задержки, третью схему сравнения. Устройство позволяет обнаруживать алгоритмические ошибки и оперативно выдавать соответствующую диагностическую информацию о характере этой ошибки. Кроме того, реализованный в устройстве вывод контрольной информации, использующий часть адресного пространства, позволяет совместить ряд рабочих и установочных операций, что уменьшает вводимую в рабочую программу временную избыточность. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

45l)5 G 06 F 11 28

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР . (21) 4621915/24 (22) 19. 12.88 (46) 30.12.90. Бюл. N- 48 (72) А.В.Силин и Л.Ф.Викентьев (53) 681.3(088 ° 8) (56) Анцупов С.A. и др. Диагностирование управляющих устройств по схемам алгоритмов. — Автоматика и телемеха,ника, 1986, к 10, с.132, рис.5..

Авторское. свидетельство СССР и 1236487, кл. G 06 F 11/28, 1986. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ХОДА

ПРОГРАММ (57) Изобретение относится к вычислительной технике и может быть использовано для контроля хода вычислительного процесса в автоматизирован-. ных системах управления, построенных на однокристальных микропроцессорных

БИС, программно-реализующих различные

Изобретение относится к вычислительной технике и может быть использовано для контроля функционирования и хода вычислительного процесса в автоматизированных системах управления (АСУ), построенных на основе однокристальных микропроцессорных

БИС и программно реализующих различные алгоритмы логического управления, задаваемые в виде бинарных граф схем .алгоритмов (БГСА).

Бель изобретения — повьппение достоверности контроля.

На фиг. 1 приведена функциональная схема устройства для контроля

„„Я0„„1617442 А1 алгоритмы логического управления, задаваемые в виде бинарных граф-схем алгоритмов. Белью изобретения является повьппение достоверности контроля, Устройство дополнительно содержит две группы элементов И, группу элементов

ИЛИ, элементы НЕ, сумматоры по модулю

I два, элемент задержки, третью схему сравнения. Устройство позволяет обнаружить алгоритмические ошибки и оперативно выдавать соответствующую диагностическую информацию о характере этой ошибки. Кроме того, реализованный в устройстве вывод контрольНоА информации, использующий часть адресного пространства позволяет сов- д

Ф

Я местить ряд рабочих и установочных операций, что уменьшает вводимую в рабочую программу временную избыточность. 2 ил., 1 табл. хода программ, на фиг . 3 — временные диаграммы работы устролства для конт" роля хода программ.

Устройство для контроля хода программ содержит тактовый вход 1 устройства, вход 2 обращения, вход 3 чтения, вход 4 записи, входы 5, 6 признака последовательности условных модулей, вход 7 эталонного сигнала, адресные входы 8, информационные входы 9, вход 10 признака выдачи выходного слова, вход 11 начала-окончания контроля, элементы И 12-16, . группы 17 и 18 элементов И, элементы И 19-23, группу элементов ИЛИ 24, 16! 7442

30 элементы ИЛИ 25-31, элементы HE 3235, сумматор 36 по модулю два, группу

37 сумматоров по модулю два, триггеры 38-40, блок 41 хранения контрольного слова, счетчик 42, дешифратор

43, буферный регистр 44, схемы 45-47 сравнения, элемент 48 задержки, формироватепь 49 импульса, выходы 50-52 ошибки устройства и входы 53 устаьськи устройства.

На фиг.2а представлена временная диаграмма работы устройства для контроля хода программы на последнем маши ком цикле выполнения команды вво- 15 дз входного слова в буферный регистр

44, блока 4 1 хранения контрольного слова, на фиг.2б — временная диаграмма работы устройства на последнем машинном цикле выполнения контрольной 20 команды типа OUT(К ) при условии совпадения числа машинных циклов, заданного значениями адресных линий

А1-АЗ, с числом, сформированным на выходах счетчика 43 при отработке соответствующего фрагмента, а также при совпадении эталонного значения перехода (разряд A4) и результата промежуточных вычислений.

В строке 1 таблицы кодирования второго байта соответствующих контрольных команд представлен порядок кодирования второго байта команды ввода входного слова (IN (BB 0 ), в строке 2 — порядок кодирования вто35 рого байта команды вывода выходного управляющего слова (OUT (RbIR ) ), в строке 3 — порядок кодирования адресных разрядов А1-АЗ, в строках 4 и 5 — порядок кодирования разряда А4, 40 задающего на вход 7 устройства эталонное значение условия перехода, которое определяется по бинарным графам схем алгоритмов в зависимости от того, по какому ребру (нулевому 45 или единичному) осуществлен переход к выполнению следующего программного ,фрагмента, реализующего соответствующую ему вершину БГСА; в строках 6-8— порядок кодирования разрядов А5 и А6 при выполнении соответственно первой, второй и третьей последова;ельностей команд в программных фрагмантах с условными переходами.

Любой алгоритм логического управ,55 ления, заданный системой булевых функций, может быть представлен БГСА, осуществляющим выбор выходных управI ляющих слов, в качестве которых могут выступать определенные комбинации значений управляющих сигналов.

При этом. реализующая этот алгоритм микропроцессорная бинарная программа может быть составлена как некоторая последовательность повторяющихся фрагментов программы, образующих типовые программные модули, ориентирование как на обработку однобайтных наборов входных сигналов, хранящихся в регистрах общего назначения микропроцессорной БИС, так и на выдачу из определенных массивов памяти управляющих выходных слов. Заметим, что в общем случае все фрагменты можно разделить на условные программные модули, служащие для проверки логических условий переходов по ветвям алгоритма, и лиейные программные модули, служащие для формирования или выдачи выходных управляющих слов, причем контролируемое число машинных циклов в условных программных модулях зависит от значения логического условия перехода.

Следовательно, ход выполнения такой программы можно считать правильным, если на любом из допустимых наборов входных переменных переход от выполнения предыдущего программного модуля к последующему не приводит к искажению реализуемого алгоритма. Для выделения программных модулей и организации ввода исходных данных, своевременной выдачи и обработки контрольной и управляющей информации эти модули разделены контрольными командами, несущими для устройства контроля ряд эталонных и управляющих сигналов. В качестве таких команд используются команды обмена микропроцессора с внешними устройства типа

IN <В2> и OUT «32 (где <82> — второй байт команды, порядок кодирования которого в зависимости от назначения команды представлен в таблице. Таким образом, условием безошибочного выполнения того или иного программного модуля может служить отсутствие ошибок типа: — пропадание необходимой или появление ложной команды в каком-либо программном модуле, неперпое получение .в ходе вычислений значения входной переменной (или логического условия перехода), определяемого порядок отработки ветвей алгоритма.

1744?

5 16

При этом отсутствие ошибки первого типа определяется устройством путем аппаратной реализации В нем функции сравнения некоторого эталонного числа с числом синхроимпульсов,выдаваемых микропроцессорной БИС при отработке соответствующей последовательности команд модуля, а ошибка второго типа обнаруживается путем сравнения вычисленного условия перехода с соответствующим значением входного сигнала, хранимого в определенных разрядах входного слова. Кроме того, для исключения ошибочного ветвления в программе, которое может быть вызвано сбоями во флаговых регистрах БИС или искажениями в маскирующих комбинациях, вычисленное значение условия перехода, хранимое в аккумуляторе

БИС, также сравнивается со значением эталонного сигнала, хранимого в одном из разрядов второго байта команды

0UT (К>. Контроль правильности отработки модуля осуществляется устройством после его выполнения перед началом отработки микропроцессором следуюшего модуля, что позволяет. Обнаруживать Ощибку на любом шаге рабочей программы.

До начала контроля на входах ?-4 устройства присутствуют нулевые сигналы, блокирующие работу схемы устройства. Первый 38 и второй 39 триггеры находятся в нулевом состоянии, третий триггер 40 — в единичном, Триггеры блока 41 хранения контрольного слова и буферный регистр 44 обнулены, На входах устройства в зависимости от максимальной длины контролируемых программных фрагментов задается комбинация начальной установки счетчика

42, например значение двойки (0010).

При выборе значения начальной установки счетчика 42 должно Выполняться

t условие

Q = P- (тах((СО j -1 (i = 1,п), 1

1 где Q — комбинация начальной установки счетчика 4?, P — модуль счета счетчика 42;

0(, — один из типичных фрагментов программы, подлежащих контролю, Л ((О\,) — число машинных тактов работы МП при обработке фрагмен-

1 та (х, программы, n — общее количество типичных фрагментов, составляющих программу и различных и.. чис.лу машинных тактов.

Для упрощения схемы сравнения, выполненной на элементах И 19-23 мо5

< жет быть рекомандовано нормирование длины контролируемых фрагментов путем дополнения их до максимальной длины, например, пустыми командами ,р»«»0P.

При обработке любой иэ ИБП первой из отрабатываемых микропроцессором команд является команда ввода входного слова от внешнего устройства ввода в микропроцессор, например, команда IN+BBP . На последнем. цикле выполнения этой команды на входы 2 и 3 устройства выдаются единичные сигналы, а на шине адреса УИС помещается неко20 торый адрес, соответствующий второму байту команды ввода. Для инициализации устройства контроля этот адрес в разряде AO содержит единицу, которая через вход 11 устройства поступает на

25 первый вход четвертого 15 элемента И и далее, проходя через формирователь 49 импульса, переводит по заднему фронту импульса триггер 40 в единичное состояние.Одновременно с этим на выходах эле30 ментов 14 и 25 формируется единичный сигнал, который через элемент 48 задержки производит начальную установку счетчика 42, подтверждает .исходные состояния триггеров 39 и 40 и форми35 рует единичные сигналы на выходах элементов ИЛИ 24, первых входах элементов И группы 17 и входе обращения CS буферного регистра 4 . Таким образом, поступающее на шину данных входное

40 слово записывается не только в аккумулятор NII, но и через входы 9 устройства и элементы И группы 17 — в буферный регистр 44 и В триггеры блока 4 1 хранения контрольного слова.

45 Отрабатываемые затем последовательности команд, образующие контролируемые фрагменты, формируют на выходах счетчика 42 с помощью синхросигналов, поступающих в каждый машинный такт по

5р входу 1 устройства, через элемент

И 12 и счетный вход (+1), определенные комбинации сигналов, которые на последних циклах выполнения контрольных команд OUT(K O, разделяющих фрагМЕНТЫ ФОРМИРУЮТ НЯ ОДНОМ ИЗ ВЫХОДОВ элементов И 19 — 23 единичные сигналы, которые, проходя через элемент ИЛИ

28, подтверждают единичное состояние триггера 40. В случае, если в контро(1617442 лируемом фрагменте не выполняется какая-либо команда или появляется ложная, то на выходе 50 устройства появляется сигнал ошибки, который формируется либо по выходу (+Р) счет5 чика 42, либо.на последнем машинном цикле контрольной команды OUT (К 0 так как на выходах элементов И 19-23 нет значения единицы и, следовательФ но, триггер 40 переносится в нулевое состояние. В случае, если в соответствии с бинарным графом реализуемого алгоритма к тому или иному фрагменту программы предусмотрен переход по нескольким путям вычисления, то перед этим фрагментом программы ставится соответствующее количество контрольных команд OUT (К ), каждая из которых имеет определенное значение второго байта команды. Лля того, чтобы эти контрольные команды не воспринимались как ложные, на заключитечьном машинном цикле их выполнения с помощью счетчика 42, элементов 25

И 18, ИЛИ 26 и 30 на входы начальной установки триггерон 39 и 40 и блока

41 подается сигнал, исключающий выдачу ложного сигнала ошибки на выходах 50-52 устройства. 30

Для исключения алгоритмических ошибок ветвления, возникающих вследствие неверного анализа микропроцессором входных переменных (логических условий переходов) после отработки каждо35 го из модулей условного перехода при выполнении контрольных команд OUT (К), у тройством проверятся соответствие .значения логического условия перехода, полученного маскированием в акку- 40 муляторе микропроцессора, значению соответствующей существенной переменной х>, хранящейся в буферном регистре 44 устройства контроля. При этом в последнем цикле выполнения соответ- 45 ствующей контрольной команды OUT (K) с линий шины адреса на входы 8 устройства поступает код выбираемого триггера иэ блока 41 хранения контрольного слова, и который с помощью дешифратора 43, элементов И 18, ИЛИ

24 и соответствующих управляющих сигналов записи и обращения записывается вычисленное микропроцессором значение логического условия перехода, поступающего в это же время из акку55 мулятора МП через шину данных„входы

9 устройства и элементы И 17 на

U- ход соответствующего триггера блока 41, Если при этом значение, вычисленное в аккумуляторе микропроцесора, оказывается неверным и соответствующий триггер блока 41 изменяет свое состояние на противоположное, то на выходе одного из c ìàòîðoâ по модулю дна группы 37 появится единица, что возникает вследствие расхождения значений, поступающих с соответствующего выхода триггера блока 41 и соответствующего выхода „ буферного регистра 44 на первый и второй входы этого сумматора по модулю дна. Единица, проходя через элемент ИЛИ 31, выдает на выходе 52 сигнал ошибки ветвления. Кроме того, в случае, если значение переменной вычислено нерио и на выходе 52 отсутствует сигнал ошибки, а переход в программе осуществлен все же по другому значению, что является следствием искажения значения флагового регистра или маски, служащей для определения значений переменных х, то на выходе элемента

1 У

ИЛИ 27 появляется значение, отличное от значения, поступающего с шины адреса на вход 7 устройстна и на первый вход сумматора 36 по модулю два.

В результате этого второй триггер 39 перебрасывается в единицу, а на выходе 51 у тройства выдается сигнал ошибки маски. При отработке микропроцессором заключительного на каждом пути вычисления реализуемого алгоритма фрагмента выдачи выходного управляющего слова на третьем цикле выполнения команды OUT QBblBp va соответствующий вход 10 признака выдачи выходного слова устройства поступает значение единицы, которая в сочетании с сигналами, полученными на выходах счетчика 42, формирует при верной отработке этого модуля на выходах элементов И 19 и ИЛИ 28 единичный сигнал, подтверждающий единичное состояние третьего триггера 40 и отсутствие ошибки. Кроме того, единичный признак AP = 1 окончания контроля, поступивший при выполнении команды вывода ОУТ(ВЫВ) на вход 11 устройства, н сочетании с сигналами записи и обращения переводит через входы 2 и 4 устройства первый триггер 38 в нулевое состояние, а единичный сигнал с вьжода элемента И 16, поступая через элемент ИЛИ 26 на R-вход второго триггера 39 и первые входы элементов

И 24, запрещает выдачу ложных сигна1617442 10 лов ошибки ветвления и маскирования с выходов 51 и 52 устройства. При выполнении команд IN <ВВ) или OUT (ВЫВ;у, служащих для ввода и вывода входного и выходного слов, а также при выполнении каждой из контрольных команд OUT (К > на выходе элемента

ИЛИ 25 формируется единичный сигнал, который, проходя через элемент 48 задержки на вход V счетчика 42, устанавливает его в то начальное состояние, которое задано на входах 53 начальной установки. Элемент задержки в данном случае служит для обеспечения взаимодействия и срабатывания соответствующих элементов, а также для исключения возможных состязаний, возникающих при работе схемы.

Таким образом, сочетание единичных признаков начала .(окончания) контроля и типа контролируемых фрагментов представляет пользователю возможность адресовать в момент входного слова до 128 устройств ввода, в момент вывода — до 64 устройств вывода.

Следовательно, предлагаемое устройство для контроля хода программы по сравнению с известным позволяет обнаруживать программные ошибки, вызываемые не только некорректным выполнением отдельных фрагментов самой программы, а также обнаруживать и выдавать соответствующую диагностическую информацию об алгоритмических ошибках, вызываемых неверным анализом логических условий переходов в программе, которые являются следствием сбоев аппаратуры или искажений исходных данных. Кроме того, устройство позволяет анализировать и получать неолходимую информацию о характере обнаруженной ошибки, что существенно повышает оперативность и эффективность принимаемых оператором или управляющим устройством корректирующих м ер.

Формула из обр етения

Устройство для контроля хода программ, содержащее дешифратор, счетчик, буферный регистр, блок хранения контрольного слова, первую и вторую схемы сравнения, формирователь импульса, первый, второй и третий триггеры, два элемента .ИЛИ, десять

1 элементов И, причем адресные входы входом первого триггера, прямой

25 выход которого соединен с первым вхо30

5

15 устройства соединены с информационными входами дешифратора, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности контроля, н устройство введены две группы элементов И, группа элементов ИЛИ, пять элементов ИЛИ, четыре элемента НГ, группа сумматоров по модулю два, сумматор по модулю два, третья схема сравненчя, элемент задержки, причем, вход записи устройства подключен к первым входам первого и второго элемента И, вход чтения устройства подключен к первым входам третьего и четвертого элементов И, вход начала контроля устройства подключен к вторым входам первого и четвертого элементов И, вход обращения устройства соединен с вторыми входами второго и третьего элементов И, выход четвертого элемента И через формирователь импульса соединен с единичным дом пятого элемента И, второй вход

I которого подключен к тактовому входу устройства, выход пятого элемента И соединен со счетным входом счетчика, группа информационных входов которого подключена к группе установочных входов устройства, выход первого элемента И соединен с нулевым входом первого триггера и первым входом первorо элемента ИЛИ, второй вход которпго соединен с входом установки второго триггера и подключен к выходу второго элемента ИЛИ, инверсный выход первого триггера соединен с первым входом второго элемента ИЛИ, с первым входом сумматора по модулю два и входами началы"1й установки буферного регистра и -. ока хранения контрольного слова, выходы второго и третьего элементов И соединены с первым и вторым входами третьего элемента ИЛИ, выход которого соединен с первыми входами элементов И первой группы, вторые входы которых подключены к группе информационных входов устройства, выходы элементов И первой группы соединены с информационными входами буферного регистра, вход разрешения которого соединен с первыми входами элементов ИЛИ группы и подключен к входу чтения устройства, вторые входы элементов ИЛИ группы соединены с выходами дешифратора, стробирующий вход дешифратора соеди1617442

12 нен с выходом второго элемента И, выходы элементов ИЛИ группы соединены с первыми входами соответствующих элементов И второй группы, выход первого элемента ИЛИ соединен с нулевым входом третьего триггера и через первый элемент HE — с вторыми входами элементов И второй группы, выходы которых подключены к синхровходам бло- о ка хранения контрольного слова, выходы элементов И первой группы соединены с входами четвертого элемента

ИЛИ и информационными входами блока хранения контрольного слова, выходы буферного регистра соединены с первыми входами соответствующих сумматоров по модулю два группы, вторые входы которых соединены с выходами блока хранения контрольного слова, выходы сумматоров по модулю два группы соединены с входами пятого элемента

ИЛИ, выход которого является первым выходом ошибки устройства, прямой выход третьего триггера является вто- 25 рым выходом ошибки устройства, выход третьего элемента ИЛИ соединен с синхровходами второго и третьего триггеров и через элемент задержки †. с входом разрешения записи счетчика, выход переполнения которого соединен с первым входом седьмого элемента

ИЛИ, второй вход которого соединен с инверсным выходом второго триггера, выход которого является третьим выходом ошибки устройства, выход первого разряда счетчика соединен с первыми входами элементов И с шестого по девятый, выход второго разряда счетчика соединен с вторыми входами 40 седьмого, девятого элементов И и первым входом десятого элемента И, выход третьего разряда счетчика

\ соединен с вторыми входами шестого, восьмого, десятого элементов

И и третьим входом девятого элемента И, выход четвертого разряда счетчика соединен с третьими входами седьJ. мого, восьмого и десятого элементов

И, выходы схем сравнения с первой по третью соединены с четвертыми входами соответственно восьмого, седьмого и десятого элементов И, выход второго элемента И соединен с третьим входом шестого элемента И, выходы элементов И с седьмого по десятый со единены с входами шестого элемента

ИЛИ, выход которого соединен с инфор мационным входом второго триггера, первый вход признака последовательности условных модулей устройства соединен с первыми входами первой и второй схем сравнения и через второй элемент НŠ— с первым входом третьей схемы сравнения, второй вход признака последовательности условных модулей устройства соединен с вторыми входами первой и третьей схем сравнения и через третий элемент НЕ— с вторым входом второй схемы сравнения, выход четвертого элемента ИЛИ соединен с вторым входом сумматора по модулю два, с третьим входом первой схемы сравнения и через четвертый элемент НŠ— с третьими входами второй и третьей схем сравнения, третий вход сумматора по модулю два подключен к входу эталона устройства, а выход — к информационному входу третьего триггера, выход шестого элемента И соединен с вторым входом второго элемента ИЛИ, четвертый вход девятого элемента И подключен к входу приз-. нака выдачи выходного слова устройства.

1б 17442, Признак начала

Отклон нос ус поена переяо

Стра д анализируемого зряда входного сл огнческиг условие

Пехода) троп ко окончйии контроля

2Н <НВр

Начало контроле °

° вод исходных данных г 002 авар

Гонец контроле ° вывод выходных управлк° ивпя слов

1-4 разрад

2-4 рбэрид

З-А разряд

4-А разрад

5-А разряд

6-4 разрлд

У-А разрад

8-4 разрнд

Переход при x. 0

Переход при х. 1

1-л послеповательность выполнении условиого мо- . дула

2-а последовательность выполнения условного модула

3-к последовательность вьптолнениа условного модула

0 О

О 1

1 0

1 1

0 О

0 1

1 . О

О

О а

О

1

1 к X

A ОУТсйр

X х

АГ P ЛН Р

A5iP Al P

7 ° х х

А5 Р 46 Р одно из возмокных значениЛ, соответствувных разрадов, по команде It

- — 11 - соответствуывие значение логических по команде - J условнд переходов а условнык модулах 1!ВП.

Г О, если переход

Р н

1, если переход

П р н м е ч а н н ° : Знаком "хч обозначено

Alt М ) .2 ° 3

AV !

Ллрсс устроЛств ввода входных слов

Адрес усTOoпств вывода выходных слов

1617442 в...в. г

br.

Ьи цг бьл

8х

Вых

Ц16

Ьм. и

Ьве и

Юба.,78, R-er -9

Âìr. 39 а:

Составитель И. Сафронова

Редактор Л, Пчолинская Техред Л.Олийнык Корректор Н.Король

Заказ 4119 Тираж 567 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101 r r$68

®,аа. г6

Ви.66,Ю

S» 67 в <>

bbgI 27

Ьь г.ЗФЭ

66+(r. 8)66

@ „.м

Еых ц

РЯ

li err г7

Вх.7

Рьх

36

Рых

3357

Рх.

56 бье.

Ы алых го,,ц

Ъ-ах у ина.

Юьи.фР

Р> к.

68

Фиг. 6