Матричное устройство для возведения в квадрат

 

Изобретение относится к вычислительной технике и позволяет возводить n-разрядное число в квадрат с контролем и различением ошибок в основном и контрольном оборудовании, что является целью изобретения. Устройство содержит матрицу ячеек из п-1 строк и п/2 столбцов, состоящих из элементов И, сумматоров и вычисляющих 2п разрядов результата. Peзyльтat записывается в выходной регистр 10, с которого поступает на выходы устройства и через сумматоры по модулю два на входы блока свертки по модулю три. На выходах первого сумматора и блока свертки формируется трехразрядный контрольный код по модулю три результата, два значения которого 101 и 010 являются запрещенными. Два сумматора по модулю два и элемент И формируют на запрещенных значениях контрольного кода сигнал ошибки, принимающийся в триггер и с его выхода инвертирующий значение результата на а сумматорах по модулю два. При правильной работе блоков контроля сигнал на входе, триггера подтверждается, что фиксируется сумматором по модулю два и записывается,как и сигнал с триггера в регистр контроля, 2 ил.

сО1О3 сОВетсних

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51) 5

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

H A BTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ пО изОБРетенийм и ОтнРытиям

Г1РИ ГКНТ СССР (21) 4685464/24 (22) 03.05.89 (46) 07.01.91. Бюл. Ф 1 (71) Одесский политехнический институт (72) А.В.Дрозд, Е.Л.Полин, Т.И.Колмар и Ю.В.Дрозд (53) 681. 325 (088. 8) (56) Авторское свидетельство СССР

В 1439583, кл. С 06 Г 7/552,, 1985.

Авторское свидетельство СССР

В 1509881, кл. G 06 Р 7/552, 1988. (54) МАТРИЧНОЕ УСТРОЙСТВО ДДЯ ВОЗВЕДЕНИЯ В КВАДРАТ (57) Изобретение относится к вычислительной технике и позволяет возводить п-разрядное число в квадрат с конт" ролем и различением ошибок в основном и контрольном оборудовании, что является целью изобретения. Устройство содержит матрицу ячеек из п-1 строк и n/2 столбцов, состоящих из

Изобретение относится к вычислительной технике и может быть использовано с специализированных вычислителях.

Цель изобретения - повышение достоверности функционирования.На фиг.l представлена структурная схема устройства для случая п=6; на фиг.2 — временные диаграммы работы.

Устройство включает элементы И 1, сумматоры 2, группу сумматоров 3.13.11 по модулю два, блок 4 свертки

„„SU„,, 161926О А 1

2 элементов И, сумматоров и вычисляющих 2п разрядов результата. Результат записывается в выходной регистр 10 с которого поступает на выходы устройства и через сумматоры по модулю два на входы блока свертки по модулю три. На выходах первоro сумматора и блока свертки формируется трехразрядный контрольный код по модулю три результата, два значения которого 101 и 010 являются запрещенными. Два сумматора по модулю два и элемент И формируют на запрещенных значениях контрольного кода сигнал ошибки, принимающийся в триггер и с его выхода инвертирующий значение результата на сумматорах по модулю два. При правильной работе блоков контроля сигнал на входе. триггера подтверждается, что фиксируется сумматором по модулю два и записывается,как и сигнал с триггера в регистр контроля, 2 ил. по модулю три, первый 5, второй 6 и третий 7 сумматоры по модулю два, эле- 4 мент И 8, триггер 9, выходной регистр 10 и регистр 11 контроля.

Устройство работает следующим образом.

Операнд поступает на входы разря- 1 дов операнда. При этом первый разряд операнда подается на первый информационный вход выходного регистра 10, I второй разрядный выход результата устройства постоянно принимает значе1619260 ния логического нуля. Кроме того, первый разряд Ip подается на первые входы элементов И 1 первого столбца, на вторые входы которых поступают соответственно разряды операнда 2р, 3р, 4р,5р и бр. На выходах элементов.

И 1 первого столбца образуются конъюнкции Iр 2р, Ip Зр, 1р- 4р, 1р 5р, Ip бр, которые поступают на вторые 10 входы соответствующих сумматоров 2l первого столбца. Через первые входы и выходы этих сумматоров 2, как в сумматоре 2 последующих столбцов, распространяется сигнал переноса (кроме первого входа первого сумматора два, который, как и в последующих столбцах, занулен,а также кроме первого выхода последнего пятого сумматора 2, с выхода которого как и во втором столбце, сигнал переноса поступает на третий вход четвертого сумматора 2 последующего столбца, распространяется сигнал переноса и поступает на третий вход четвертого 5 сумматора 2 последующего столбца).

Третьи входы четных сумматоров пер-. вого, столбца занулены, а на третьи входы первого, третьего и пятого сумматоров 2 первого столбца поступают разряды операнда соответственно 2р, Зр, 4р. При этом определяются третий и четвертый разряды результата, поступающие с вторых выходов первого и второго сумматоров 2 первого столбца на второй и третий информационные входы выходного регистра 10 соответственно. Сигналы суммы с вторых выходов третьего, четвертого и пятого сумматоров 2 первого столбца поступают, как и сигналы суммы с соответствующих сумматоров 2 второго столбца, на третьи входы соответственно первого, второго и третьего сумматоров 2 следующего столбца. Элементы

И I втор,ого столбца вычисляют в соответствии с заведенными на их входы разрядами операнда конъюнкции

2р Çp, 2р ° 4ð, 2р 5р, 2р бр, 4р 5р, которые поступают на вторые входы сумматоров 2 второго столбца. На третий вход пятого сумматора 2 второго столбца поступает разряд операнда 5рПри этом определяются пятый и шестой разряды результата, поступающие с вторых выходов первого и второго сум- 55 маторов 2 второго столбца на четвертый и пятый информационные входы выходйого регистра 10 соответственно.

У

Элементы И 1 третьего столбца определяют в соответствии с заведенными » их входы разрядами операнда конъюнкции Çp 4р, Зр 5р, Зр, бр, 4р бр, 5p ° 6ð, которые поступают на вторые входы соответствующих сумматоров 2 третьего столбца. На третий вход пятого сумматора 2 третьего столбца поступает разряд операнда бр.

При этом определяются последующие разряды результата, поступающие с вторых выходов сумматора 2 третьего столбца и первого выхода пятого сумматора 2 третьего столбца соответственно на информационные входы выходного регистра 10 с шестого по одиннадцатый

На синхровход выходного регистра 10 подаются через тактовый вход устройства синхросигналы СИ типа "меандр".

По заднему фронту синхросигнала СИ осуществляется прием разрядов результата в выходной регистр 10 (фиг.2), с выходов которого результат поступа-. ет на входы устройства: первый и с третьего по двенадцатый в соответствии с разрядами результата — ipp u

Зрр-!2рр.

Кроме того, разряды результата 1рР и Зрр-12рр поступают на первые входы сумматоров 3.1-3.11 по модулю два группы соответственно. На вторые входы сумматоров 3.1-3.11 группы поступа" ет сигнал с выхода триггера 9, принимающий при правильной работе устройства нулевое значение. Это же значение является исходным состоянием триггера 9 для работы устройства, что достигается включением в работу изначального исправного устройства или начальными сбросами триггера 9 и регистра 11 контроля в нулевое состояние после второго синхроимпульса СИ перед началом работы (цепи сброса не показаны для лучшего восприятия устройства), Нулевое значение, сигнала на выходе триггера 9 обеспечивает прохождение разрядов результата Зрр-12рр беэ изменения через сумматоры 3.23.11 по модулю на входы блока 4 свертки по модулю два соответственно с первого по десятый, а также первого разряда результата Ip через сумматор

3.1 по модулю два группы на второй вход второго сумматора 6 по модулю два. При этом блок 4 сверки по модулю. два формирует остаток от деления десяти старших разрядов результата на модуль три. Два разряда полученного

5 16192 остатка совместно с разрядом результата lрр (с учетом, что 2рр=0) составляют трехразрядный контрольный код

jlpp,2,11 по модулю три всего результата, причем этот контрольный код не

S. может для правильного результата возведения в квадрат принимать значения

101 и 010. Указанные значения выделяются в контрольном коде с исполь- 10 зованием первого 5 и второго 6 сумматоров по модулю два, которые на этих значениях и только на них одновременно принимают соответственно единичное и нулевое значения, что и регистрирует элемент И 8. Единичное значение на выходе элемента И 8 указывае; на получение запрещенных значений контрольного кода 101 и 010, а нулевое значение подтверждает пра- 20 вильное функционирование устройства.

Сигнал с выхода элемента И 8 поступает на первый вход третьего сумматора 7 по модулю два а также записывается по переднему фронту синхро- 25 сигнала CH s триггер 9, с выхода которого поступает на первый информационный вход регистра 11 контроля, второй вход сумматора 7 по модулю два и вторые входы сумматоров 3.1-3.11 по 30 модулю два группы, При неисправной работе устройства единичное значение с выхода триггера 9 обеспечивает инвертирование разрядов результата lpp, Зрр-12рр на сумматорах 3.1-3.11 по

35 модулю два. Блок 4 свертки по модулю три и сумматор 3.1 по модулю два группы формируют на инверсном значении результата инверсное значение контрольного кода. При правильной ра- 40 боте блоков контроля одно запрещенное значение переходит в другое, инверсное ему запрещенное значение конт-. рольного кода и сигнал на выходе элемента И 8 подтверждает свое единичное значение, третий сумматор 7 по модулю два сравнивает сигнал на выходах элемента И 8 и триггера 9 и результат сравнения записывается по зацнему фронту синхросигнала СИ в ре 50 гистр 11 контроля через его второй информационнчй вход, С первого и второго выходов регистра 11 контроля снимаются сигналы СК l и СК 2, поступающие соответственно на первый и второй

55 контрольные выходы устройства. Сигналы контроля СК 1, переписываемый в регистр ll контроля с выхода триггера 7, принимает нулевое значение при

60 о правильной работе устройства, а единичным значением отмечает наруп ение функционирования устройства. Сигнал контроля СК 2 принимает нулевое значс ние при правильной работе блока контроля, которая обеспечивает совпадение сигналов, сравниваемых на третьем сум маторе по модулю два 7. Единичное зна чение сигнала СК 2 указывает на ошибочную работу блоков контроля при анализе прямого или инверсного значения результата. !

Формула изобретения

Иатричное устройство для возведения в квадрат, содержащее блок сверки по модулю три, первый и второй сумматоры по модулю два, элемент И и матрицу ячеек из и/2 столбцов и и-1 строк, где и вЂ,четное число, разрядность операнда, причем каждая ячейка содержит сумматор и элемент И, первый выход сумматора ячейки i-й строки каждого столбца матрицы соединен с первым входом сумматора ячейки (n + 1)-й строки того же столбца матрицы (i = l,n — 2), выход элемента И каждой ячейки матрицы соединен с вторым входом сумматора этой же ячейки матрицы, первый выход сумматора ячейки (n — 1)-й строки j-го столбца матрицы соединен с третьим входом сумматора ячейки {n — 2)-й строки (j+1)-го столбца матрицы (j = l, и/2-!), второй выход сумматора ячейки i-й строки

j-ro столбца матрицы (i = З,п - 1) соединен с третьим входом сумматора ячейки (i — 2)-й строки (j + 1)-го столбца матрицы, первые входы элементов И ячеек первых (n — j)-х строк j-ro столбца (j = 1, n/2), объединены между собой и подключены к входу j-го разряда операнда устройства, второй вход элемента И ячейки i-й строки j-ro столбца матрицы (j = 1, n -j) соединен с входом (i + j)-го разряда операнда устройства, первые входы элементов И ячеек последних (j — 1)-х строк j-ro столбца матрицы (для j ) !) объединены между собой и подключены к входу (n/2 +j)-ro разряда операнда устройства, второй вход элемента И ячейки

i-й строки j-го столбца матрицы (i =и - j +1, и -1, j ) 1), соединен с входом {j +.i -и/2)-го разряда операнда устройства, третий вход сумматора ячейки (2j --1)-й строки первого

1619260

20 столбца матрицы подключен к входу . (j + 1)-го разряда операнда устройства, а третьи входы сумматоров ячеек четных строк первого столбца матрицы и первые входы сумматоров ячеек первой строки всех столбцов матрицы подключены к входу логического нуля устройства, третий вход сумматора ячейки (п — 1)-.й строки j-ro столбца

10 (j ) 1) матрицы соединен с входом (j + n/2)-ro разряда операнда устройства, второй разрядный выход результата, которого соединен с входом логического нуля устройства, первый и вто- 5 рой выходы блока свертки по модулю три соединены соответственно с первым и вторым входами первого сумматора по модулю два, выход которого соединен с прямым входом элемента И, инверсный вход которого соединен с выходом второго суммат ора по модулю два, первый вход которого соединен с первым выходом блока свертки по модулю три, о т л и ч а ю щ е е с я тем, что, с целью повышения достоверности функционирования, в него введены группа из 2n — 1 сумматоров по модулю два, третий сумматор по модулю два, триггер и регистр контроля, причем вход первого разряда операнда устрой ства соединен с первым информационным входом выходного регистра, синх" ровход которого объединен с синхровходами триггера и регистра контроля и подключен к тактовому входу уст35 ройства, вторые выходы сумматор в ячеек первой и второй строк j-ro столбца матрицы подключены соответственно к 2j-му и {2j + 1)-му информационноым входам выходного регистра (j = 1, и/2 - 1), второй выход сумматора ячейки i-й строки n/2-ro столбца матрицы соединен с (i + n - 1)-м информационным входом выходного регистра, (i = 1, и — 1) > (2n - 1)-й информационный вход выходного регистра соединен с первым выходом сумматора ячейки (n — 1)-й строки п/2-ro столбца матрицы, выходы выходного регистра подключены к первому и с третьего по

2п"й выходам устройства соответственно, а также к первым входам ссответствующих сумматоров по модулю два группы, вторые входы которых объединены и подключены к выходу триггера, выходы сумматоров по модулю два группы, с второго по (2n - 1)-й соединены с входами соответственно с первого по (2п"2)-й блока сверки по модулю три, выход первого сумматора по модулю два группы соединен с вторым входом второго сумматора по модулю два, выход элемента И соединен с первым входом третьего сумматора по модулю два и входом триггера, выход которого соединен с вторым входом третьего сумматора по модулю два и первым информационным входом регистра контроля, второй информационный вход которого соединен с выходом третьего сумматора по модулю два, а первый и второй выходы регистра контроля являются первым и вторым контрольными выходами устройства соответственно °

16)9260!

6192бО

Ф

Щ

Ъ а

Составитель А.Дрозд

Техред М.Дидык Корректор М,Максимишинец

Редактор А,Мотыль

Заказ 48 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент", г. Ужгород, ул. Гагарина, 101