Устройство для моделирования алгоритма деятельности человека-оператора

 

Изобретение относится к вычислительной технике и может найти применение при исследовании алгоритмов операторской деятельности. Цель изобретения - расширение области применения за счет моделирования операций алгоритма, допускающих устранение совершаемых оператором ошибок. Поставленная цель достигается введением новых элементов, блоков и Функциональных связей. Основными вновь введенными узлами являются блок микропрограмммного управления, коммутатор кода деятельности , коммутатор кода вероятности , генератор микротактов, триггер фиксации ошибки. Блок микропрограммного управления предназначен для имитации эрратических операции моделируемого алгоритма. 9 ил. и

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 (: 06 Г 15 20

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕККЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (21) 4666468/24 (22) 24.03.89 (46) 15.01.91. Бюл. Р 2 (72) А.В.1 удрявцев и Л.Л.Потебня (53) 681.3(088.8) (56) Авторское свидетельство СССР

Р 966701, кл . G 06 F 15/20, 1980.

Авторское свидетельство СССР

1 - 1164726, кл. G 06 Г 15/20, 1984. (54) УСТРОЙСТВО ЛЛЯ ИОДЕЛИРОВЛ11ИЯ АЛГОРИТМА ЛЕЯТЕЛЪПОСТИ ЧЕЛОВЕ!(А-ОПГРАТОРА (57) Изобретение относится к вычислительной технике и может найти применение при исследовании алгоритмов

Изобретение относится к вычислительной технике и может быть грименено при исследовании алгоритмов операторской деятельности.

Цель изобретения — расширение области применения за счет моделирования операций алгоритма, допускающих устранение совершаемых оператором ошибок.

На фиг. 1 изображена структурная схема устройства; на фиг.2 и 3— структурные схемы блоков программного и микропрограммного управления; на фиг.4 и 5 -функциональные схемы коммутаторов кода длительности и вероятности соответственно; на фиг.6— граф-схема выбора микропрограммы; на фиг.7-9 ° показаны микропрограммы рабочей (ИПР), логической (ИПЛ) и контрольной (ИП10 операций соответственно.

„„SU„„1621042 А 1 операторской деятельности. Цель изобретения — расширение области применения за счет моделирования операций алгоритма, допускающих устранение совершаемых оператором оап бок. Поставленная цель достигается введением новых элементов, блоков и функциональных связей. Основными вновь введенными узлами являются блок микропрограм- иного управления, коммутатор кода деятельности, комму та тор кода вероятности, генератор микрота ктов, триггер фиксации ошибки. Блок микропрограммного управления предназначен для имитации эргатических операций моделируемого алгоритма. 9 ил.

Устройство содержит блок 1 программного управления, блок 2 микро. программного управления, генератор

3 длительности операций алгоритма, генератор 4 равномерно распределенных случайных чисел, генератор 5 тактовых импульсов, генератор 6 микротактов, коммутатор 7 кода длительности, коммутатор 8 кода вероятности, схему 9 сравнения, сумматор

10 длительности цикла моделирования, сумматор 11 времени работы оператора, счетчик 12 циклов моделирования, счетчик 13 ошибочных реализаций, первый 14 и второй 15 триггеры управления, триггер 16 фиксации ошибки, первый 17, третий 18 и второй

19 элементы И, второй 20, первый 21

И третий 22 элементы ИЛИ, первый 23 и второй 24 элементы задержки. Блок

i имеет тактовый вход 25, вход 26

1621042

45 зона (л3 — код дисперсии (среднего квадратического отклонения) дли55 сброса, первый 27 и второй 28 управляющие входы, первый выход 29, первую 30, втору»о 31, третью 32, четвертую 33 и пятую 34 группы выходов, второй 35, третий 36, четвертый 37 и пятый 38 вь»ходы, Блок 2 имеет шесть информационных нходов 39-44, тактовый вход 45, вход сброса 46 и одиннадцать выходов 47-57. Номмутатор 7 имеет управляющий вход 58, первую 59 ° и вторую 60 группы информационных входов, группу 61 выходов. 1(оммутатор

8 имеет первую 62, вторую 63 и третью 64 группы информационных входов, первь»»» 65, второй 66 и третий 67 управляющие входы и группу 68 выходов.

Блок 1 состоит из группы элементов И 69, счет »»»ка 70 адреса, блока

71 памяти операций алгоритма и регистра 72 операций.

Блок 2 содержит группу элементов HI . 73 третью .74 и вторую 75 группы элементов И, элементы ИЛИ 76, перную группу .элементов И 77, счетчик адреса 78, блок 79 памяти микрокоманд и регистр 80 микрокоманд.

1(оммутатор .7 состоит из элемента

НЕ 81, первой 82 и второй 83 групп элементов И и группы 84 элементов

ИЛИ, 1(оммутатор 8 содержит первый элемент ИЛИ 85. первый триггер 8б,,первую группу 87 элементов И, второй элемент ИЛИ 88, второй триггер 89, вторую группу 90 элементов И, третий элемент ИЛИ 91, третий триггер

92, третью группу 93 элементов И и группу 94 элементов ИЛИ.

Блок 1 программного управления предназначен для хранения и выдачи н схему устройства информации о моделируемом алгоритме. Считается, что алгоритм представляет собой логиковременную последовательность отдельных операций. I(таким операциям относятся: операция задержки, представляющая собой детерминированный временной интервал, имитирующий бездействие оператора в период автоматической работы оборудования; рабочая операция, отождествляемая с воздействием оператора на органы управления либо с восприятием и переработкой ин, формации, поступающей от средств отображения, либо с запоминанием и изнлече»»ием ичформации из памяти; логическая операция, включающая н себя проверку оператбром некоторых логичео ских условий и принятие по результатам этой проверки решения на выбор одного из двух альтернативных путей дальнейших действий; контрольная операция, имитирующая проверку оператором логических условий, позволяющих оценить правильность ранее выполненных им действий и принять решение либо на продолжение предписанной последовательности действий, либо на устранение последствий выявленной ошибки.

Логические и контрольные операции по своей сути являются альтер нативными операциями, т :к как обеспечивают разветвления в алгоритме деятельности. Рабочие, логические и контрольные операции являются эргатическими операциями, так как описыва»от соответствующие действия оператора, Операции задержки являются тех»»ическими, так как служат дня описания работы оборудования. Порядок следования перечисленных операций н алгоритме произвольный. Относительное количество операций любого типа не органичено ° Суммарное .число операций алгоритма не должно превышать числа информационных слон (объема) блока 71 памяти. 1(аждое информационное слово содержит исходные данные для одной из операций моделируемого алгоритма..

Оно имеет фиксированный формат (разрядность) и разбито на одиннадцать зон (фиг.2), за которыми закреплены следующие функции . зона 01 — признак длительности операции ("1" — детермированная, "0 — случайная); зона 02 — дноичный код длительности технической операции либо код математического ожидания длительности эргатической операции; тельности эргатической операции; зона 04 — код вероятности принятия проверяемым логическим условием единичного значения; зоны 05, Oá — коды вероятностей безошибочного распознавания оператором единичного и нулевого значений прове. немого логического услония, а также отсутствия и наличия ошибки н ранее вьп»олненных действиях; зоны 07, 08 — код моделируемой операции ("00" — контрольная, "10"

1621042

5 рабочая, "01" — логическая, "11" — конец алгоритма); эона 09 — признак ошибки первого рода ("1" — компенсируемая, "0"некоменсируемая); зона O10 - признаки ошибки второго рода ("1" - компенсируемая, "0"— некоменсируемая); зона 011 — адрес (двоичный номер) очередной операции (количества разрядов зоны определяется максимально допустимой длиной алгоритма, то есть предельным числом операций).

Зоны Q1, г 7-О10 имеют формат, равный одному биту. Формат зон 02-06 определяется точностью представления исходных данных, т.е. точностью моделирования. Введение зон,Q9 и Q10 обусловлено наличием априорной ин- 20 формации о потенциальной возможности обнаружения (необнаруж»ния) оператором допущенных ошибок. При этом предполагается, что при выполнении альтернативных (логических и контроль- 25 ных) операций возможны ошггбки первого и второго рода, связанные с отождествлением оп»ратором одного фактического исхода операции с другим и наоборот. С точки зрения последствий 30 для алгоритма все ошибки могут быть .подразделены на компенсируемые и некомпенсируемые оператором. Ошибка считается компенсируемой, если соответствующая операция в алгоритме ох- 35 вачена контуром контроля, а послед-. ствия ошибки поддаются исправлению. В противном случае ошибка считается некомпенсируемой. При совершении некомпенсируемой ошибки цикл мод»лиро- 40 вания прерывается и осуществляется переход к новому циклу. На этап» подготовки исходных данных в блок 71 памяти записывается необходимая информация о каждой операции моделиру- 45 емого алгоритма и обнуляют счетчик

70. В дальнейшем блок 1 программного управления работает лод воздействием сигналов на входах 25-28. Рабо та блока 1 заключается в циклическом воспроизведении моделируемого алгоритма. 1(аждый цикл моделирования начинается с подачи на вход 26 блока 1 сигнала обнуления счетчика 70. Этим сигналом на входах блока 71 памяти устанавливается адрес начальной операции алгоритма. В момент появления на входе 25 тактового сигнала по дан- ному адресу иэ блока 71 в регистр 72 считывается информационное слово первой операции. Одновременно сигналы с разрядных выходов регистра 72 поступают с выходов блока в схему устройства и (с выходов зоны Я11) на информационные" входы элементов И 69 блока 1. Лдрес очередной операции А определяется вне блока 1 и задается состоянием управляющих входов 27, 28 в соответствии с выражением: с Л + f — при наличии сигнала

1 на входе 27;

Q1i — при наличии сигнала на входе 28, А

1 где Л вЂ” адрес текущей операции.

Блок 2 микропрограммного управления (h»r.3) предназначен для имитации эргатпческих операций алгоритма.

Причем моделировали» отдельной операции занимает однц такт работы всего устройства. В зависимости от типа он»рации (рабочая, логическая или контрольная) ее моделирование осуществляется по соответствующей микропрограмме эа определ»нное число микротактов. 1(аждая микропрограмма представляет собой некоторую логико-временную последовательность микрокоманд. Все микрокоманды размещены в постоянной памяти (блок 79), причем каждое информационное слово микрокомандьг содержит три зоны: адресную (h), логических условий (Х) и микроопераций (Е). В адресной зоне указан адрес очередной микрокомалдьг па случай н»ньпголнения проверяемого логиlI ческого условия, т. е ° для нул»в»го состояния соответствующего информационного входа 39-44 блока 2 ° В зоне логических условий (гпесть разрядов) формируется (при необходимости) разрешающий сигнал для опроса состояния информационных входон блока 2, сопоставляемых в микропрограмме с соответствующими логическими условиями.

При выполнении проверяемого логического условия ("1" на соответствующем информационном входе блока 2) адрес очередной микрокоманды формируется путем увеличения на единицу текущего адреса, т.е. состояния счетчика 78. Элементы 73-76 образуют селектор адреса, который служгт для формирования адреса очередной микрокоманды в соответствии с текущим адресом и текущим состоянием информа1621042 ционных входов 39-44 блока 2. Остальные элементы (77-80) блока 2 выполняют функции, аналогичные функциям соответствующих элементов блока 1 (69-72). Зона микроопераций (одиннадцать разрядов) служит для формирования в каждом конкретном микротакте определенной совокупности выходных управляющих сигналов Е к

w (е,...,2,(,1 . ((онкратиая комбина- ция выходных сигналов определяется типом (номером) выполняемой в текущий микротакт микрокоманды. Блок 2 функционирует в соответствии с графсхемайи микропрограмм (фиг.б, 7, 8, 9),, имеющими в .своем составе логические условия, микрокоманды и микрооперации. Логические условия реализуют следующие проверки:

-(1 - рабочая операция, 0 - альтернативная операция, 25

1 - логическая операция;

0 — контрольная операция;

1 — компенсируемая ошибка 30 первого рода, 0 — некомпенсируемая .ошибка первого рода;

1 — компенсируемая ошибка второго рода, 0 — некомпенсируемая ошибка второго рода; 40

1 — операция выполнена правильно, 0 — операция выполнена с

E ошибкой;

1 — отсутствие неустраненной ошибки, 50 б

0 — наличие неустраненной ошибки.

Физический смысл микрокоманд обусловлен типом операции алгоритма (типом микропрограммы).

Для рабочей операции:

7 — розыгрьпп ошибки;

Yg — имитация безошибочного выполнения операции;

55 яр

Для л яа7

1 як

2 як к как

Для

Wt 2

Т7

9 имитация выполнения операции с некомпенсируемой ошибкой; имитация выполнения операции с компенсируемой ошибкой. огической операции: розыгрьпп значения проверяемого оператором логического условия, розыгрыш ошибочного признания оператором фактического ед.— ничного исхода операции нулевым (ошибка первого рода); розыгрьпп ошибочного признания оператором фактического нулевого исхода операции единичным (ошибка второго рода); имитация безошибочного выполнения операции при нулевом значении проверяемого оператором логического условия (отсутствие ошибки второго рода); имитация выполнения операции с компенсируемой ошибкой второго рода; то же, что и для рабочей операции; — имитация выполнения операции с компенсируемой ошибкой первого рода; имитация безошибочного выполнения операции при единичном значении проверяемого оператором логического условия (отсутствие ошибки первого рода). ко н тр ол ьн ой оп ер а ции: розыгрыш ошибочного признания оператором правильного результата предыдущих действий неправильным (ошибка первого рода); — розыгрыш ошибочного признания оператором неправильного результата предыдущих действий правильным (ошибка второго рода); — имитация обнаружения оператором ранее допущенной ошиб,ки (отсутствие ошибки контроля второго рода); имитация безошибочного.признания оператором правильных дЕ. " СТВИЙ. npBBHJIbHblHH (OTC((tÒстлие ошибки первого рода); у 8 аналогичны сооТ ветствуюшим микрокомандам для логической операции алгоритма.

1681042

1О

Приведенные микрокоманды имеют следующий состав микроог1ераций:

Е! — выбор кода вероятности 04;

Š— выбор кода вероятности 05;

°

5 — выбор кода вероятности 06;

Š— генерирование случайного числа в интервале (0,1);

Š— разрешение на продолжение моделирования; 10

Š— .признак совершения некомпенсируемой ошибки;

Е7 — признак совершения компенсируемой ошибки;

Š— признак обнаружения допущенной ошибки; — формирование адреса очередной операции алгоритма путем наращивания текущего адреса; — формирование очередного адреса путем опроса адресной зоны информациош«ого слова операции;

Е,!! — признак завершения микропрorраммь« °

Генератор 3 предназначен для формирования случайных чисел; имитирующих длительность операций модели— руемого алгоритма. Каждое случайное число формируетгя под воздействием 30 сигнала на тактовом входе генератора 3. Случайное число подчинено нормальному закону распределения с математическим ожида««ием и дисперсией (либо среднеквадратическим отклонени- 35 ем), коды которых присутствуют на соответствующих информац««о««««««х входах генератора 3 (выходах 30 и 31 блока 1).

Коммутатор 7 кода длител ьнocти 4р служит для подключения к информационным выходам 61 либо группы входов 59 (при моделировании операций с детермированной длительностью), либо группы входов 60 коммутатора 7 (при слу- 45 чайной длительности операций).. Выбор требуемой группы входов коммутатора 7 бсуществляетсл с помощью управляющего сигнала на входе 58. При единичном состоянии данного входа .(т.е. выхода 50

29 блока !) открываются элементы

И 82 и, таким образом, к выходам 61 подключаются входы 59. При нулевом состоянии входа 58 оказываются открытыми элементы И 83, которые подключают к выходам 61 вторую группу входов 60.

Коммутатор 8 кода вероятности предназначен для передачи на выходы 68 кодов с одной из групп информационных входов 62, 63 или 64 при наличии сигнала на соответствуя«щем управляющем входе 65, бб или 67. Например, если управляющий сигнал поступает на ут«равляю«««ий вход 66, то триггер 89 соответствующего канала коммутатора 8 переключается в ед««««ичное состояние, а триггеры 86 и 92 остальных каналов сбрасываются в нулевое состояние. Сигналом с единичного выхода триггера 89 открыты элементы И 90, выбранного канала. Таким образом, к выходам 68 через элементы ИЛИ 94 и элементы И 90 оказывается подключенной группа информационных входов 63. Лналогичным образом осуществляется коммутация кода веро- ятности по другим каналам коммутатора 8.

При подготовке устройства к работе в оперативную память (блок 71 памяти) блока 1 вводят исходные данные но каждой операц««««««оде«шруемого алгоритма, в счетчик 12 записывают требуемое число цикцов моделирования, обнуляют счетчики 13, 70 и 78, сумматоры 1О, 11 и триггеры 14 и 15.

Устройство функционирует следующим образом.

В момент подачи сигнала на вход запуска триггер 14 установлен в единичное состояние, что разрешает поступление в схему устройства тактовых импульсов с выхода генератора 5.

Первым тактовым импульсом в блоке 1 по нулевому адресу из, блока 71 памяти в регистр операций 72 считывается информационное слово первой операции моделируемого алгоритма деятельности оператора. Эти«« же тактовым импульсом на выходе генератора 3 формируется случайныи код длительности, подчиненный нормальному закону распределения с математическим ож««данием и дисперсией, задаваемыми выходными сигналами 30 (Q2) и 31 (О3). В соответствии с состоянием ныходного бита 29 (О1) через коммутатор 7 на информационный вход сумматора 10 поступает либо случайный (с выходов генератора 3), либо детермированньп (с выходов 30 непосредственно) код длительности операции. Одновременно первый тактовый импульс переводит в единичное состояние триггер 15, запуская блок 2 на отработку микропрограммы соответству"

1621042

20 ющей типу моделируемой операции алгоритма. При этом тип моделируемой операции задается состоянием входов . Х и Х блока 2. Кроме того, первый тактовый импульс. установит в единичное состояние триггер 16, что означает отсутствие неустраненных ошибок °

Для имитации возможных ошибок, допускаемых оператором при выполнении той или иной операции алгоритма, блок

2 формирует сигналы, управляющие коммутатором 8 и генератором 4.. Например, чтобы раэыграть случайное событие,,заключающееся в совершении (не совершении) оператором ошибки с вероятностью, заданной значением кода на выходах 33 (05) блока 1, блок 2 формирует сигналы на выходах 48 (Z<) и 50 (Zg), а затем опрашивает состояние входа 43 (Х -), что реализуется выработкой микрокоманды у и проверкой первого логического условия в микропрограмме рабочей операции (фиг.7). В соответствии с положениями метода Ионте-Карло случайное событие считается наступившим, если случайное число из интервала (0,1) меньше числового значения вероятности появления данного события. Поскольку с выходов 33, 34 .(Q5, 06) блока 1 снимаются коды вероятностей правильных действий оператора, появление единичного сигнала на выходе схемы 9 сравнения, à также на входе 43 (Х ) блока 2, означает отсутствие ошибки в действиях оператора. В случае успешных действий оператора блок 2 формирует сигнал на выходе 51 (Z<), поступающий на тактовый вход. накапливающего сумматора 10, Тем самым время работы оператора в текущем цикле моделирования наращивается на величину, равную .под продолжительности смоделированной операции.

При совершении ошибки (ноль на

- входе 43) блок 2 анализирует состояние входа 41 (Х ) — при ошибке первого рода, или входа 42 (Х ) — при ошибке второго рода. В случае совершения оператором компенсируемой ошибки (при единичном состоянии соответствующего входа) блок 2 формирует сигналы на выходах 51 (Z ), 53 (Z ) и .

57 (ZI!) . Сигнал на выходе 51 увеличивает содержимое сумматора 10, а сигнал с выхода 53 переключает триг5

I5

55 гер 16 в нулевое состояние, свидетельствующее о наличии в алгоритме »еустраненной компенсирующей ошибки.

Кроме того, блок 2 дополнительно формирует на выходе 55 (Е ) либо на выходе 56 (Е1 ) сигнал,цля выбора адреса очередной операции алгоритма.

Так при появлении сигнала на выходе

55 (Е ) адрес очередной операции формируется путем наращивания текущего адреса. При появлении сигнала на выходе 56 (К о) адрес очередной операции считывается из адресной эоны Q11 регистра адреса 72.

Сигнал с выхода 57 (Z и ) переводит триггер 15 в нулевое сбстояние.

Тем самым в блок 2 прекращается поступление синхроимпульсов с выхода генератора 6 и обнуляется счетчик адреса 78, Таким образом, завершается моделирование текущей операции, а блок 2 готовится к работе по очередной микропрограмме. Иоделирование очередной операции алгоритма начинается в момент появления на выходе элемента И 17 очередного тактового импульса. При этом повторяется весь описанный цикл работы устройства.

В процессе моделирования контрольной операции алгоритма блок 2 проверяет состояние входа 44 (Хб), т.е. оценивает состояние триггера 16, Если при нулевом состоянии триггера 16 имитируется успешное обнаружение оператором допущенной ранее ошибки, то на выходе 54 блока 2 формируется сигнал Ея, возвращающий триггер 16 в единичное состояние. Если разыгрывается пропуск ранее допущенной ошибки, т ° е. имитируется компенсируемая ошибка второго рода, то это означает,. что моделируемая контрольная опера- ция охвачена внешним контуром контроля, где у оператора еще будет возможность обнаружить и устранить оставшуюся незамеченной ошибку.

Если моделируется совершение некомпенсируемой ошибки, то блок 2 формирует сигналы на выходах 52 (Z ) и 57 (Z << ), По сигналу Z переводится в исходное состояние блок 2, а сигнал Еб изменяет на единицу состояние счетчиков 12 и 13, обнуляет сумматор 1О и устанавливает в исходное состояние блок 1 ° Таким образом, устроство подготавливается к новому циклу моделирования, который начина13

1621042 е ется с появлением очередного тактового импульса генератора 5.

При отсутствии некомпенсируемых ошибок цикл моделирования алгорЖиа продолжается до исчерпания списка операций, т.е. до одновременного появления сигналов на выходах 35, 36 (07, ng) блока 1. Это приведет к формированию на выходе элемента И 19 сигнала, свидетельствующего об окончании алгоритма. Ланный сигнал, пройдя элемент 23 задержки, уменьшает на единицу состояние счетчика 12, прибавляет к содерхс мому сумматора 11 содержимое сумматора 10 и обнуляет

его спустя время задержки 24 энементае

По отработке заданного количест-, ва циклов моделирования на выходе обнуления счетчика 12 формируется сигнал, который переключает триггер

14 в нулевое состояние и прекращает поступление тактовых импульсов в схему устройства. Процесс моделирова- 25 ния на этом заканчивается. При этом в счетчике 13 и в сумматоре 11 соответственно зафиксированы число ошибочных реализаций алгоритма и суммарное время безошибочной работы оператора, вычисленное с учетом устранения оператором совершаемых ошибок.

Таким образом, устройство позволяет моделировать алгоритмы деятельности оператора сложной логической структуры с учетом возможных ошибок, 35 их последствий и действий оператора по устранению допущенных ошибок.

Формула и з о б р е т е н и я..40 устройство дпя моделирования алгоритма деятельности человека-оператора, содержащее блок программного управления, состоящий из блока памяти и регистра операций, информационные входы регистра операций соединены с информационнымИ выходами блока памяти, генератор длчтельности операций алгоритма, генератор равномерно распределенных случайных чисел, схему

50 сравнения, сумматор длительности цикла моделирования, сумматор времени работы оператора, счетчик циклов моделирования, счетчик ошибочных реализаций, первый триггер управления, первый элемент И, три элемента ШИ, два элемента задержки, первая и вторая группы разрядных выходов регистФ

4 ра операций бпока программного упр5»ления соединены соответственно с информационными входами первой и второй групп генератора длительности операций алгоритма, выход первого элемента задержки соединен с входом второго элемента задержки, выходы генератора равномерно распределенных случайных чисел соединены соответственно с информационными входами первой группы схемы сравнения, информационные выходы сумматора длительности цикла моделирования соединены соответственно с информационными входами сумматора времени работы оператора, выход первого элемента ИЛИ соединен с вычитающим входам счетчика цикпон моделирования, входом запуска устройства является единичный вход первого триггера управления, выход первого элемента И соединен с первым входом третьето элемента ИШ1, о т л и ч а ю— щ е е с я тем, что, с целью расширения области применения за счет моделирования операций алгоритма, допускающих устранение совершаемых оператором ошибок, оно дополнительно содержит блок микропрограммного управления, коммутатор кода длительности, коммутатор кода вероятности, генератор микротактов, второй триггер управления, триггер фиксации ошибки, генератор тактовых импульсов, »торой и третий элементы И. блок программного управления дополнительно содержит счетчик адреса и группу элементов И, выходы которых соединены соответст»енно с информацоиниыми входами счетчика адреса, разрядные выходы которого подключены соответственно к адресным входам блока памяти, .блока программного .управления, блок микропрограммного управления .содержит три группы элементов И, группу элементо» ИГ, два элемента ИЛИ, счетчик адреса микрокоманд, блок памяти микрокоманд и регистр микрокоманд,разрядные входы которого соединены соответст»енно с выходами блока памяти микрокоманд, адресные входы которого подключены соответст»енно к разрядным выходам счетчика адреса, информационные входы которого соединены соответственно с выходами элементов И первой группы, первые входы которых подключены соответственно к разрядным выходам первой группы регистра микрокоманд, разрядные выхоl5 1621042 ды второй группы которого соединены соответственно с первыми входами одноименных элементов И второй и третьей групп выходы элементов НГ груп1

5 пы подключены соответственно к вторым входам элементов И второй группы, выходы которых соединены соответственно с входами первого элемента

ИЛИ, выход которого подключен к вторым входам элементов И первой группы, выходы элементов И третьей группы подключены соответственно к входам второго элемента ИЛИ, выход которого соединен со счетным входом счетчика адреса микрокоманд, информационные выходы первой группы регистI ра операций блока программного управления подключены соответственно к информационным входам первой группы коммутатора кода длительности, информационные входы второй группьг которого подключены соответственно .к выходам генератора длительности операций алгоритма, выход первого разря- 25 . да регистра операций блока программного управления соединен с управляющим входом коммутатора кода длительности, выходы которого подключены соответственно к информационным входам сумматора длительности цикла моделирования, выходы втОрого разряда регистра операций блока программного управления соединены с входом второго элемента HP. группы и вторым

35 входом первого элемента И третьей группы блока микропрограммного управления и первым входом первого элемен-. та И устройства, второй вход которого, вход второго элемента НЕ группы 40 и второй вход второго элемента И третьей группы блока микропрограммного управления подключены к выходу тре- . тьего разряда регистра операций блока пРогРаммного управления, выход 45 второго элемента И устройства подключен к входу первого элемента задержки, выход второго элемента задержки подключен к первому входу второго элемента ИЛИ, выход кото50 рого соединен с входами сброса сумматора длительности цикла моделирования и счетчика адреса блока программного управления, выход обнуления счетчика циклов моделирования подключен к нулевоиу входу перво- 55 го. триггера управления, прямой выход которого соединен с первым входом IIPDBoI элемента И, второй вход

16 которого подключен к выходу генератора тактовых импульсов, а выход соединен с тактовым входом генератора длительности операций алгоритма и входом считывания блока памяти, блока программного управления, вход третьего элемента 11Г группы и второй вход третьего элемента И третьей группы объединены и подключены к выходу четвертого разряда регистра операц.. гй блока программггого управления„ выход пятого разряда регистра операций которого подключен к входу,етвертого элемента НЕ груп -.ы и второму входу четвертого элемента И третьей группы блока микропрограммного управления, вход пятого элеменга НЕ группы и второй вход пятого элемента И которого подключены к выходу "Иеньще" схемы сравнения, информационные входы второй группы которой соединены соответственно с выходами коммутатора кода вероятности, вход шестого элемента НЕ группы и второй вход шестого элемента И третьей группы блока микропрограммного управления подключены к прямому выходу триггера фиксации ошибки, единичный вход которого соединен с выходом третьего элемента ИЛИ, вход считывания блока памяти микрокоманд блока микропрограммного управления подключен к выходу третьего элемента И, первый вход Ко торого соединен с выходом генератора микротактов, а второй вход — с прямым выходом второго триггера управления, инверсный выход которого соединен с входогг сброса счетчика адреса блока микропрограммного управления, разрядные выходы третьей, четвертой и пятой групп в регистре операций блока програггмного управления подключены соответственно к информационным входам первой, второй и третьей групп комггутатора кода вероятности, первый, второй и третий управляющие входы которого подключены соответственно к выходам первого, второго и третьего разрядов регистра микрокоманд блока микропрограммного управления, выход четвертого разряда регистра микрокоманд которого соединен с тактовым входом генератора равномерно распределенных случайных чисел, тактовый вход сумматора длительности цикла моделирования подключен к выходу пятого разряда регистра микрокоманд блока микропрограммного управления, !

1621042 выход шестого разряда регистра микрокоманд которого соединен с первым входом первого.и с вторым входом второго элементов ИЗШ и со счетным входом счетчика ошибочных реализаций, 5 нулевой вход триггера фиксации ошибки подключен к вьгходу седьмого разряда регистра микрокоманд блока микропрограммного управления, выход восьмого разряда регистра микрокоманд которого соединен с вторым входом третьего элемента 1ШИ, счетный вход счетчика адреса блока программного управления подключен к выходу девято- 15 го разряда регистра микрокоманд блока микропрограммного управления, выход десятого разряда регистра микрокоманд которого подключен к первым входам элементов И группы блока программного управления, а выход одиннадцатого разряда регистра микрокоманд блока микропрограммного управления соединен с нулевым входом второго тригг ep a управления, единичный вход которого подключен к выходу первого элемента И, а выход первого элемента задержки подключен к второму входу первого элемента ИЛИ и тактовому входу сумматора времени работы оператора,а разрядные выходы шестой группы регистра операций блока программного управления соединены соответственно с вторыми входами элементов И группы блока программного управления.

1621042

УУ

_#_

51 и

М

34

5б

1621042

1623042

Фиг. 7

Фиг.8

1621042