Устройство управления взаимным доступом процессора многопроцессорной системы

 

Изобретение относится к вычислительной технике и предназначено для организации многопроцессорных систем с обменом по общей шине. Цель изобретения - расширение функциональных возможностей при асинхронном характере взаимодействий. Это достигается за счет фиксации частной для динамически образованной пары устройств допустимости взаимного доступа и прерывания текущего режима общей шины с избирательной по определенному внутреннему состоянию блокировкой запроса последней в совокупности независимо устанавливаемых процедур доступа. Для расширения функциональных возможностей в устройство , содержащее двунаправленный коммутатор адреса, двунаправленный коммутатор данных, однои двунаправленные коммутаторы управления, коммутатор характеристик, регистр, тршгер, одноразрядный блок памяти характеристик , мультиплексор, дешифратор, четыре элемента И, два элемента ИЛИ, элемент ИЛИ-НЕ и-элемент НЕ, введены второй коммутатор характеристик, втррой регистр, второй - пятый триггеры , пятый - десятый элементы И, первый - четвертый элементы И-НЕ, третий - седьмой элементы ИЛИ, второй элемент ИЛИ-НЕ, второй и третий элементы НЕ, формирователь импульсов, а также вход-выход готовности и вход-вы ход приоритетного обмена. 5 ил. Ј

СОЮЗ СОВЕТСНИХ

СОЦИАЛИСТИЧЕСНИХ

РЕСПУБЛИН (51)5 r, 06 - 15/16

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCHOMY СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И OTHPblTHRM

ПРИ ГКНТ СССР (21) 4664587/24 (22) 22.03.89 (46) 28.02.9 1. Бюл. и 8 (71) Институт кибернетики им. В.М.Глушкова (72) А.И.Зайончковский (53) 681.325(088.8) (56) Авторское свидетельство СССР

У 1295410, кл. 5 06 F 15/16, 1985.

Авторское свидетельство СССР

N- 1156088, кл. Q 06 F 15/16, 1983. (54)УСТРОЙСТВО УПРАВЛЕНИЯ ВЗАИМНЫМ

ДОСТУПОМ ПРОЦЕССОРА МНОГОПРОЦЕССОРНОЙ СИСТЕМЫ (57) Изобретение относится к вычислительной технике и предназначено для организации многопроцессорных систем с обменом по общей шине. Цель изобретения — расширение функциональных возможностей при асинхронном характере взаимодействий. Это достигается за счет фиксации частной для динамически образованной пары устройств допустимости взаимного досту- .

Изобретение относится к вычислительной технике и может быть использовано при построении многопроцессорных систем.

Цель изобретения — расширение функциональных возможностей при асинхронном характере взаимодействий в многопроцессорной системе.

На фиг. 1 и 2 приведена функциональная схема устройства; на фиг.35 — временные диаграммы функционирования узлов устройства в цикле ини

„.60„„1631548 А 1

2 па и прерывания текущего режима общей шины с избирательной по определенному внутреннему состоянию блокировкой запроса последней в совокупности независимо устанавливаемых процедур доступа. Для расширения функциональных возможностей в устройство, содержащее двунаправленный коммутатор адреса, двунаправленный коммутатор данных, одно- и двунаправленные коммутаторы управления, коммутатор характерйстик, регистр, триггер, одноразрядный блок памяти характеристик, мультиплексор, дешифратор, четыре элемента И, два элемента ИЛИ, элемент ИЛИ-НЕ и .элемент НЕ, введеtg ны второй коммутатор характеристик, второй регистр, второй — пятый триггеры, пятый — десятый элементы И, первый — четвертый элементы И-НЕ, тре- (, тий — седьмой элементы ИЛИ, второй элемент ИЛИ-НЕ, второй и третий элементы НЕ, формирователь импульсов, а также вход-выход готовности и вход-вы" ю ь ход приоритетного обмена. 5 ил. циации обращения к внешним цепям с целью доступа к процессорам системы, при восприятии процессора указанного именного сообщения;. для случаев наложения цикла на внутренний цикл записи характеристики и на собствен .ный цикл обращения к внешним, цепям соответственно.

Устройство содержит коммутатор 1 адреса, коммутатор 2 данных, коммутаторы 3-5 управления, коммутаторы

6 и 7 характеристик, триггеры 8-12, 1631548 блок 13 памяти характеристик, регистры 14 и t5, мультиплексор 16, формирователь 17 импульсов, элементы

И 18-27 элементы И-НЕ 28-31 эле1 1

5 менты ИЛИ 32-38, элементы ИЛИ-НЕ 39 и 40, элементы НЕ 41-43 и дешифратор 44.

На фиг,1 и 2 обозначены вход 45

"Обмен", вход 46 "Выбор ввода-вывода, вход 47 "Запись-чтение", вход

48 "Выбор памяти" адресный вход 49, первый вход-выход 50 данных, синхронизирующий вход 51, вход 52 "Прерывания", вход 53 тактовых сигналов, вход-выход 54 "Готовность", вьЫод

55 "Запрос шины", вход 56 "Разрешение доступа к шине", вход-выход 57

"Занятость шины", вход-выход 58 "Приоритетный обмен", вход-выход 59 "Выбор ввода-вывода", вход-выход 60

"Режим обмена", выход 61 "Выбор памяти", адресный вход-выход 62 и Второй вход-выход 63 данных устройства.

Одноразрядный блок 13 памяти харак-25 теристик хранит указатели связанных с локапьными обслуживаемыми процессорами системных ресурсов по адресам, йдентифицируемым именами ресурсов, и нули па осталЬному полю хранения (указателями могут фиксироваться включение обобществленных устройств ввода-вывода, параллельные ветви-источники с распределением в частных списках переменных межсегментных обменов, собственные ветви общей программы и др ° ).

Такты в устройствах управления взаимным доступом процессоров многопроцессорной системы осуществляются 40 синхронно за счет использования единой серии сигналов Ф, поступающих на синхронизирующие входы 51, и начало текущего такта связывается с фронтом спада сигнала. 45

Устройство работает следующим образом.

Снятие блокирующего (низкого) уров-., ня сигнала "Обмен" на входе 45 опре..деляет начало цикла обращения, для ко- 0 тораго сопряженный с устройством процессор {блок обработки) задает на адресных входах 49 код, на входе 46 или 48 - определяющий уровень низкого потенциала интерпретирующий код адреса в качестве. номера устройства ввода-вывода либо положения ячейки памяти, а на входе 47 — уровень, указывающий направление передачи слова первыми входами-выходами 50 данных (от процессора — при уровне "0" и к процессору — при "1" сигнала) °

В течение интервала активности сигнала "Обмен" определенная группа кодовых комбинаций, выставляемых на адресных входах 49 старших разрядов, воздействует на элемент ИЛИ 32 и вызывает íà его выходе сигнал низкого или высокого уровня, что в первом случае является условием для инициализации дешифратора 44 и при активности одного из его выходов приводит к обращению с операцией,"Запись" к блоку 13 памяти характеристик, либо к включению одного из коммутаторов характеристик 6 или 7. Уровень "О" с входа 45 блокирует элемент И 18 и удерживает через элемент И 20 триггер 8 в нулевом состоянии. Формируемый в соответствии с последним низкий уровень с единичного выхода триггера 8 через элемент. НЕ 41 допускает установление извне произвольного уровня сигнала "Занятость шины" на . входе-выходе 57. Высокий уровень с нулевого выхода триггера.. 8, одновременно воздействуя на управляющие входы коммутаторов 3 и 4 управления и коммутатора 1 адреса, определяет передачу состояний с входов-выходов 59, 60 и 62, на второй и третий входы элемента ИЛИ 36 и на вторые информационные входы мультиплексора 16, как и на информационные входы регистра 15.

Уровень "1" на первом входе элемента

ИЛИ-НЕ 39 совместно с "0" с выхода элемента И 19 через элемент ИЛИ 33, устанавливает низкий уровень тактового сигнала на выходе 53, а первый из указанных уровней на втором управляющем входе коммутатора 2 данных удерживает его в режиме "Отключено".

В режиме "Отключено" двунаправленный коммутатор 2 данных и коммутаторы характеристик 6 и 7 переводят свои первые входы-выходы и выходы в высокоимпедансное состояние, так что в каждом обращении обеспечивается связь с источником-приемником по типу "один из многих", при которой передача слова к первым входам-выходам

50 данных либо от них происходит без маскирования информации.

В цикле обращения к внешнему приемнику (источнику) информации, выставляемой на адресных входах 49, код через элемент И 18 устанавливает

48 6 спада сигнала "Обмен", Время никла .соответственно регулируется интервалом присутствия низкого уровня сигнала на .входе-выходе 54.

Высокий уровень на первом входе элемента ИЛИ 33, как и воздействие низкого уровня (указателя приемника (источника) о своей неспособности в заданных тактах выполнить прием (выдачу) информационного слова) на вход-выход 54 при наличии "0" на нулевом выходе триггера 8, устанавливает активное ("1") состояние выхода 53, которое, будучи воспринятым в такте перед реализацией записи или чтения информационного слова, запрещает изменение внутреннего состояния процессору и продлевается на требуемое число тактов присутствие указанных уровней сигналов на адрес" ных входах 49 и входах 45-48.

Восстановление низкого уровня на входе 45, переданное посредством элемента И 20 на нулевой вход триггера 8, вызывает н случае установления ранее единичного состояния возврат его в исходное состояние, что через элемент НЕ 41 приводит к установлению по меньшей мере до фронта спада первого йришедшего сигнала Ф высокого уровня потенциала на входевыходе 57.

Присутствие высокого уровня потенциала на нходе-выходе 57 также через элемент НЕ 42 создает условия . для удержания в исходном (нуленом) состоянии триггера 11, а каждый фронт спада (точка захвата общей шины) указанного потенциала посредством элементов НЕ 42 и И 27 устанавливает такое же состояние в триггере 10.

Локальный процессор свободного процессора обращается в область системной памяти к списку доступных вершин, т.е. к управляющей таблице, н которой имеются сведения обо всех активизированных к данному моменту времени вершинах параллельной программы и, получив очередную иэ них и отметин ее признаком исполнимости, производит обработку в других управ" ляющих таблицах систем, связанных с назначением процессорам ветвей общей задачи, сопутствующей выбранному сегменту программы информации. Продолжая обращения к системной памяти, локальный процессор.-производит загруз5 16315 высокий уровень на первом входе эле-мента И 19, .что сонместно с "f" с нулевого выхода триггера 8 в ситуации, характеризуемой высоким уровнем на выходе элемента ИЛИ 37, формирует "1" на выходе 55 и на первом входе элемента ИЛИ 33, одновременно первым подготавливая по третьему входу элемент И-НЕ 31 к срабатыва1О нию.

Для установления связи устройство ожидает появление ответного высокого уровня на входе 56. Этот сигнал (от арбитра общей шины) в точках установления высокого потенциала на входе-выходе 57, что соответствует ситуации "Общая шина свободна", вызывает срабатывание элемента И 21 и задает активный сигнал на I-входе 20 триггера 8. Фронт спада сигнала Ф на синхронизирующем входе указывает триггеру 8 переход в единичное состояние. ,Уровень "0" воздействует на управляющие входы коммутатора 1 адреса и 25 коммутаторов 3-5 управления и на второй управляющий вход коммутатора 2 данных, устанавливая на адресных входах-выходах 62, входах- выходах 59 и 60 и выходе 61 копии состоянии соответственно адресных входов 49 и входов 46-48 с передачей при наличии низкого уровня на входе 47 содержимого первых входов-выходов

50 на линии вторых входов-выходов 63

35 данных и н обратном направлении при его отсутствии и переводя состояния выходов коммутаторов 3 и 4 управления в нысокоимпедансные. Уровень "0" на втором входе элемента И 19 и на первом входе элемента ИЛИ-НЕ 39 и "1" на входе элемента НЕ 41 определяют прекращение действий высоких уровней на выходе 55 и на входе-выходе 57;состояние выхода 53 в результате инверс- <5 но повторяет входной уровень сигнала

"Готовность" на входе-выходе 54, Коммутатор 2 данных и коммутатор

5 управления открыты, а транзит состояний коммутатором 1 адреса и комму- 50, таторами 3 и 4 управления произво дится в режиме захвата общей шины, т.е. с информационных входов на входы-выходы коммутаторов; до тех пор, пока сопряженный процессор не закон чит цикл обращения к обобщенному уст .ройству ввода-вывода, к системной памяти либо к другим процессорам, определяя точку переключения фронтом

1631548 ку соответствующего сегмента программы совместно с начальными данными а обращаясь к выделенному обобщенно1 му устройству ввода-вывода, — загрузку совокупности сформированных к данному моменту времени параллельными ветвями переменных межсегментных обменов (обязательность полноты част ной совокупности переменных не является ограничивающим фактором).

Исполнение программы сегмента начинается с записи указателей общих ресурсов. Группа локальных указателей общих ресурсов информационно связывается с системными именами: номерами незавершенных собственных ветвей общей задачи, номерами ветвей источников переменных с меткой положения. переменной в частных упорядоченных списках и т.п.

Для записи информации в блок 13 памяти характеристик на входах 46 и 47 задается низкий уровень, на адресных входах 49 младших разрядов — 25 код, вызывающий активность первого выхода дешифратора 44. Сигнал на входе 45 своим появлением при заданных условиях устанавливает низкие уровни на управляющем входе мульти- 30 плексора 16, а также через элемент

И 22 и непосредственно †. на входе обращения и на входе чтения-записи блока 13 памяти характеристик, два последних указывают цикл записи в блоке 13. При этом код, выставленный на первых входах-выходах 50 данных, определяет адрес ячейки и записываемую в эту ячейку характеристику, поскольку содержимое старших 40 разрядов через переключающийся .мультиплексор 16 задает состояние адресных входов, а значение младшего его разряда — содержимое информационного входа блока 13 памяти характери- 45 стик. Длительность описываемого цикла обращения устанавливается минимальной, т.е. без тактов ожидания, ибо по состоянию задающих уровней .на выходе элемента ИЛИ 32 и на нулевом выходе триггера 8 значение сигнала выхода элемента ИЛИ и, следовательно, выхода 53 формируется низким.

Адрес запиеываемой характеристики как указателя выборки для обмена взаимного доступа состоит из кода номера ветви источника переменной, дополненного кодом метки положения! переменной в упорядоченном списке кодов, формируемых указанной ветвью для случаев, связываемых с выборкой, назначенной локальному процессору ветви, код, дополняющий позиции номера ветви в слове, устанавливается нулевым.

Значение записываемой характеристики соответствует "1" при вхождении локального процессора в начальный узел программы сегмента и

"0" при прохождении завершающего узла либо при отсечении ветви в общем процессе как неудовлетворительной.

При возникновении у локального процессора, выполняющего i-ю ветвь программы, необходимости связаться с локальным процессором j-й ветви по состояниям входных сигналов инициируется цикл обращения, в котором запрашивается контроль над общей шиной, и при разрешении доступа к шине на линии входов-выходов

62 выставляется слово для взаимного доступа, а на линиях "Выбор ввода-вывода" и "Режим обмена" входов-.. выходов 59 и 60 устанавливаются низкие уровни сигналов.

Адресное слово режима взаимного доступа включает в себя группу разрядов, которыми позиционно кодируются указания о типе запрашивае мых взаимодействий, таком как "Пересылка-вызов переменной", "Обмен переменной — отсечение ветви и т.п., и собственно адресную часть, представляющую номер ресурса. Информационные возможности адресной части слова достаточны для совместного указания номера ветви и метки положения переменной — результата в частном списке.

Одновременно во всех устройствах системы, не установивших контроль над общей шиной, разряды адресной части (старшие разряды) слова, пройдя через мультиплексор 16 с нормально коммутируемых вторых информационных входов, задают состояние адресных входов блока 13 памяти характеристик. При этом для рассматриваемой в качестве примера схемы обменов, во-первых, коды номеров обобществленных устройств ввода-вывода, взаимодействия с которыми устанавливаются непосредственно, не могут указать положения потенциально рабочих.ячеек в поле хранения блока 13

1631548

25 памяти характеристик, а во-вторых, положения рабочих ячеек полностью либо частично покрываются кодами инициализации выделенного обобщест5 вленного устройства ввода-вывода— равноправного приемника информации в обменах взаимного доступа.

Таким образом, каждая одноразрядная ячейка блока 13 памяти характеристик в системе имеет совокупность адресов — один для собственного локального процессора и ггуппу для остальных, а информационное слово линий вторых входов-выходов 63 данных в сеансе взаимного доступа в зазисимости от операции представляет собой код переменной, код номера запрашиваемой переменной ветви либо несущественную комбинацию. 20

Фронт спада потенциала на входе.выходе 57 инициирует формирователь

17 импульсов, и с задержкой ь, равной времени установления устойчивых состояний в цепочке элементов адресных цепей, на его выходе форми руется отрицательный импульс В, который при наличии "0" на втором и на третьем входах элемента ИЛИ 36 обуславливает высокоимпедансное cocтояние 30 выхода коммутатора управления,и воспринимается входом элемента как "1",вызывая прохождение активного низкого уровня на единичный вход триггера 9. Уровень "0 с нулевого выхода триггера

9 посредством элемента И 22 определяет выставление такого же сигнала на входе обращения и задает цикл обращения с операцией "Чтение" в блоке 13 памяти характеристик либо яв- 40 ляется условием при одновременности записи характеристик для выполнения чтения после реализации записи.

Возбуждение триггера 9 является однотактным, если при завершении 45 действия синхросигнала Ф на К-входе сохраняется уровень неактивного (высого) состояния первого выхода дешифратора 44, либо двухтактным. Одновременное присутствие низкого состояния на первом выходе дешифратора

44 с инвертированием сигнала пере) данным с первого входа на выход элемента И-НЕ 28, с "1" на единичном выходе триггера 9 вызывает срабатывание элемента И 23 и результирующий

55 сигнал инициирует элемент ИЛИ-НЕ

40 (с открытым коллектором) к безусловному понижению как ответной реакции на доступ извне потенциала на входе-выходе 54, а высокое состояние на первом выходе дешифратора 44 с тем же уровнем на единичном выходе триггера 9 определяет условие пе-. редачи кода считываемой в цикле на выход блока 13 памяти характеристик Ьеременной с первого входа на выход элемента И 24. (Возможные состояния триггера 12 и уровни сигнала на выходе элемента

И 18 при наличии "1" на выходе элемента И 24 отражают существующие ситуации в совместимости развитий инициирующего доступ извне и собственного локальных процессоров в связи с заполнением-опорожнением регистров 14 и 15.

Наличие единичного состояния в триггере 12 соответствует случаю, когда собственный локальный процессор не связывает себя с обслуживанием регистров 14 и 15 и содержимое последних не требует защиты.

Установление нулевого состояния в триггере 12 при "0" на выходе элемент та И 18 соответствует случаю, когда приоритетный собственный локальный процесс на одится непосредственно перед переходом к подпрограмме либо на начальном этапе подпрограммы приема информации из регистров 14 и 15, изменение содержимого регистров запрещено и развитие собственного ло.— кального процессора не тормозится существующим контролем над состоянием общей шины параллельным локальным процессом.

Установление "нулевого" состояния в триггере 12 одновременно с присутствием "лог.1" на выходе элемента И

18 соответствует случаю, близкому к второму, причем для продолжения приоритетному в паре связывающихся (собственный и параллельный, инициирующий доступ через общую шину) локальных процессоров, первому из них требуется контроль над общей шиной.

Установление "1" на выходе элемента И 24 на интервале присутствия высокого уровня сигнала 9 вызывает срабатывание элемента И-НЕ 29 и уста,новление на его выходе низкого уровня, который, повторяясь на выходе элемента И 25 по возбуждению синхровхода.в завершение интервала, на фронте нарастания потенциала указывает сброс триггера 12 (состояние и информационl2

1548

163 ного входа триггера D-типа определено константой "0") либо поцтверждается ранее зафиксированное в нем нулевое состояние.

В случае нахождения триггера 12 в единичйом состоянии. уровень "0" на втором входе блокирует элемент И 26 от срабатывания, что определяет в точке непосредственно перед фронтом нарастания сигнала Ф наличие низкого уровня на I-входе триггера 11, сохра" некие высокогo уровня на нулевом выходе триггера 11 исключает прохождеI ние низкого сигнала через элемент ИЛИ

- 35 с выхода элемента И-НЕ 29 на единичный вход триггера 10. Одновременно

"0" на втором входе является условием для передачи через элемент ИЛИ 38 отрицательного импульса с выхода элемента И 25 на управляющие входы регистров 14 и 15 для занесения в них на фронте нарастания инициирующего сигнала непосредственно состояния вторых входов-выходов 63 данных и продублированных на выходах коммутатора 1 адреса состояний адресных входов-выходов 62. При этом низкий уровень сигнала на втором входе элемента

ИЛИ-НЕ 40 с учетом формирования "0" на выходе элемента И 28 является определяющим для текущего состояния

"входа-выхода 54 — высокий уровень сигнала Готовность" удерживается при отсутствии выставленного извне маскирующего потенциала.

Появление высокого уровня сиг-. нала вследствие сброса триггера 12 на выходе 52 воспринимается сопряженным процессором как запрос прерывания. Реагируя на запрос прерывания, локальный процессор выполняет многошаговую процедуру перехода на обслуживающую подпрограмму, на одном из шагов которой принимается информация из регистра 15, а на завершающем — из регистра 14. По данным, поступившим с регистра 15, организуется прохождение заданной ветви в многовариантной подпрограм ме обслуживающей процедуры с реализацией проверки битов указателей типа запрашиваемого взаимодействия и формирования информации о размещении переменной. В циклах обращения, используемых для приема информации иэ регистра 14 или 15; при высоком уровне сигнала "Запись-чте- .ние" на информационном входе старше10

ro разряда оказывается в состоянии выбранного (формирующего низкий уровень) сигнала третий или второй выход дешифратора 44, управляющий коммутатором б характеристик или управляющий коммутатором 7 характеристик и одновременно устанавливающий в единичное состояние триггер 12 со сбросом либо с подтверждением нулевого состояния в триггер 10.

Один из двух режимов согласования внешнего обращения с собственным инициируется появлением "1" на выходе элемента И 24 на интервале фик сации нулевого состояния триггера

12.

Изначально "О" на единичном выходе триггера 12, вызывающий высокий уровень на выходе элемента И-НЕ

28 и срабатывание на интервале возбуждения триггера 9 элемента И 23 по состоянию первого входа элемента ИЛИ-НЕ 40 безусловно указывает низкий потенциал на входе-выходе 54.

В завершающей части интервала возбуждения триггера 9 переданный так-. же по разрешающему состоянию второго входа элемента Й 26 высокий уровень с выхода элемента И 24 на нулевой вход триггера 11 на фронте спада уровня сигнала на синхронизирующем входе (во времени соответствует точке нарастания уровня сигнала Ф) вызывает установление единичного состояния в последнем, которое в продолжении действия активного состояния сигнала Ф указывает передачу по первому входу элемента ИЛИ 35 отрицательного импульса с выхода элемента И-НЕ 29 на единичный вход тригге» ра 10. Результирующая "1", выставленная триггером 10 на втором входе элемента ИЛИ-НЕ 40, подтверждает уровень низкого потенциала на входе-выходе 54. Уровень "1" на втором входе элемента ИЛИ 38 блокирует передачу инициирующих запись отрицательных сигналов с выхода элемента И 25 на управляющие входы регистров 14 и 15.

По завершении интервала возбуждения триггера 9 моменты окончаний действий единичного состояния в триггерах 10 и.11 связываются с формированием одним из последующих либо текущим циклом. обращений собственного локального процессора требований чтения содержимого регистра 14 или

1631548

13 доступа к общей шине, т.е. соответственно с установлением условий формирования отрицательного импульса вторым выходом дешифратора 44 или высокого уровня сигнала на выходе элемента И 18, В также перемещения зафиксирован(ного в регистре 14 слова на первые входы-выходы 50 данных инициирующий отрицательный сигнал с второго выхода дешифратора 44, непосредственно воздействуя на единичный вход триггера 12 и повторяясь на выходе элемента И 27, устанавливает при своем завершении точку рабочего порогового изменения потенциала на синхронизирующем входе триггера 10, переводя в исходное единичное состояние триггер 12 и в нулевое состояние 20 триггер 10. Во второй части следующего такта в точке нарастания уровня сигнала Ф вследствие выставления на К-входе "0" с нулевого выхода триггера 10 происходит сброс тригге- 25 ра 11.

Возврат триггера 10 в исходное состояние предопределяет формирование элементом ИЛИ-НЕ 40 уровня "1", что в отсутствие задания другим. равноправным приемником по условиям параллельной процедуры блокирующего сигнала способствует переводу суммарного потенциала на входе-выходе

54 в высокий для перехода задающего доступ извне цикла от тактов ожидания к исполнительному такту передачи информации.

В результате последовательного переключения триггеров 10 и 11 при опе- 40 режающем установлении в первом из них нулевого состояния срабатывает элемент И-НЕ 30 и отрицательный сигнал второго входа элемента И 25 передается на синхронизирующий вход TpHI 45 гера 12 и далее благодаря разрешающему низкому состоянию второго входа элемента ИЛИ 38 на управляющие входы регистров 14 и .15 для фиксации в них задержанных признака запроса прерывания и вводимых извне слов (последним).

Совместное присутствие уровней "1" на единичном выходе триггера 10 и на выходе элемента И 19 по окончании действия возбужденного состояния в триггере 9 задает срабатывание эле мента И-НЕ 31 и установление вследствие этого низкого потенциала на входе)4 выходе 58. Действие сигнала "Приоритетный обмен" является однотактным и во всех устройствах, не отмеченных единичным состоянием триггера

10 (в том числе в устройстве, осуществляющем текущий контроль над общей шиной), сопровождается передачей низкого уровня с второго входа элемента ИЛИ 37 на второй вход элемента ИЛИ 34 и на третий вход элемента И 19. Таким образом, возможности представления активного сигнала "Разрешение доступа к шине" предворяю- .. щим условием установления сброса триггера 10 ограничиваются.

В части действия отрицательного сигнала "Приоритетный обмен" с активным уровнем сигнала Ф, инициирующий уровень по разрешающему низкому сос-. тоянию первого входа также перецается элементом ИЛИ 34 на первый вход элемента И 20 и через него на нуле-. вой вход триггера 8.

Производимый по условиям извне сброс единичного состояния триггера 8 сопровождается сохранением в точках ачализа активного состояния на тактовом выхоДе 53 (кратковременное переключение уровня тактового сигнала не имеет нежелательных последствий при корректном выборе точки тестирования, например при реализации такового не фронте нарастания сигнала Ф) для удержания цикла обращения на тактах ожидания, и по завершении действия, вызвавшего переключение отрицательного уровня на входевыходе 58, повторным установлением высокого уровня сигнала на выходе 55 °

С необходимой задержкой на переключение.формируется ответный сбросу триггера 8 положительный уровень сигнала на входе-выходе 57, собственно появление и фронт спада потенциала которого являются условием фиксации сигнала "Разрешение доступа к шине" в продолжении этого же такта в приоритетном устройстве, отмеченном единичным состоянием триггера 10 а соблюдение его указывает в установленном порядке возврат к исходному состоянию триггеров 11 и 10.

На фиг. 3-5 значением времени t

О обозначена исходная точка обращения к внешнему устройству (цикла, используемого для передачи процессором системы уведомления взаимного досту1548 16 кающих процессах в q-й (отражающей квантование отрезками проведения сеансов времейной оси развития общего процессора) точке определяет5

Ф ся как KG < ()„g, где Р веи " и роятность предоставления k-му локальному процессору контроля над общей

10 шиной; Ц вЂ” вероятность достижения

k-м локальным процессором в своем развитии точки инициализации межсег!

q= 1 Я-1 включения известным устройством собственного приема в очередное взаимодействие, проводимое по общей шине на интервале отработки прерывания

-1 т, (где Q = J —.., 1 — минимальное чис30 ло тактов в сеансе обмена) внутренние возможности расширяются функциями согласованного переключения устройства с обслуживания локального процессора на доступ, инициируемый с общей шины другим фунционально подобным устройством, при этом исключаются потери информации части межсегментных обменов, оцениваемые изначально ре(зультирующей для системы в целом ве 0 роятностью

163 йа)» значением t — точка анализа гоф ( товности внешних цепей устройства управления к приему передаваемых в данном цикле информационных слов, значением t< — точка захвата общей шины. значением t — точка начала приема с

3 общей шины уведомления о доступе, значением t — точка записи сопровожу дающих уведомление информационных слов t — точка формирования принимающим уведомление устройством сигнала "Приоритетный обмен" для отключения задающего устройства от общей шины по условию первоочередности конт-1 роля над ней, значением t — точка отключения в соответствии с установлением задающего сигнала па входе-выходе 58 общей инны от устройства.

Интервал времени t - t7 по состоя- 20 нию тактового выхода 53 устанавливает период ожццания (незавершенный период ожидания в случае нерезахвата общей шины) Т „ сопряженного процессора, Значением t обозначена точка за6 вершения устройством исполнительной фазы, т.е. снятия задающих сигналов на входа-выходах 59 и 6О, цикла обращения к внешнему устройству, t 0è t< — соответственно точки завершения исполнительной фазы цикла обращения с записью характеристики в блок 13 памяти характеристик и с чтением содержимого регистров 14 и

15, проводимых с инициированием первого, второго или третьего выходов (диаграммы 44, 44, 44 ) дешифра5 тора 4.

В ходе решения задачи при динамическом распределении программных работ отдельный сопряженный с устройством управления взаимным доступом процессор назначает себе к исполнению

i-сегмент и в нем в определенной точке инициирует информационный обмен, используя процедуру взаимного доступа. На необходимость в проводимом для этого сеансе установления взаимодействия (j-й локальный процессор — потенциальный приемник ин-, формации) указывает переменная G

5 элемент таблицы межсегментной информации (булевая переменная) равная 1, если j-й ветви обусловливается прием и-х в списке формируемых i-й ветвью программы данных; вероятность включения приемником в процедуру взаимного доступа при k совместно протементного обмена для и данных, Операционные возможности процессоров по обслуживанию запроса на прием информации от устройства связываются с наличием тактов отработки прерывания °

При вероятности где j = l,k, и = 1,N, а = 1, Q-1, наряду с тем, что реализация вводимых функциональных возможностей централизованных защитным механизмом программных семафоров (в условиях, когда число вовлекаемых в процедуру взаимного доступа устройств-приемников является плавающим и каждым сеансом обмена устанавливается динамически, приоритеты их требования общей шины в совокупности устройств неупорядочены и не могут по функциональному

1548

Формула изобретения

Устройство управления взаимным

55- Рактеристик о т л и ч а ю щ е е с я

17 163 признаку быть переназначены) не выполнима. доступом процессора многопроцессор,ной системы, содержащее коммутатор адреса, коммутатор данных, коммутаторы управления, первый коммутатор характеристик, первый триггер, блок памяти характеристик, первый регистр, мультиплексор, элементы И, элементы ИЛИ, первый элемент ИЛИ-НЕ, первый элемент НЕ и дешифратор, стробирующий вход которого соединен с входом "Обмен" устройства и первым входом первого элемента И, выход которого подключен к первому входу второго элемента И, первый инверсный управляющий вход дешифратора соединен с вторым входом первого элемента И и с выходом первого элемента

ИЛИ, второй инверсный управляющий вход соединен с информационным входом первого коммутатора управления и входом "Выбор ввода-вывода" устройства, информационный вход старшего разряда дешифратора соединен с информационным входом второго коммутатора управления, первым управляющим входом коммутатора данных и входом

"Запись-wieHHe" устройства, первый выход дешифратора соединен с первым входом третьего элемента И, выход которого подключен к входу обращения блока памяти характеристик, первый выход дешифратора соединен с входом чтения-записи блока памяти характеристик и управляющим входом мультиплексора, первые информационные входы которого подключены к соответствующим разрядам первого информационного входа-выхода коммутатора данных выхода первого коммутатора характеристик и первого входа-выхода данных устройства, выходы мультиплексора подключены к адресным входам блока памяти характеристик, информационный вход которого с"единен с выходом соответствующего разряда первого коммутатора характеристик, первым входом-выходом данных соответствующего разряда устройства и первым информационным входом-выходом соответствующего разряда коммутатора данных первые информационные входы-выходы соответствующих разря10

35 дов которого соединены с выходами соответствующих разрядов первого коммутатора характеристик с первыми входами-выходами данных соответствующих разрядов устройства, вторые информационные входы-выходы коммута- тора данных соединены с информационными входами первого регистра и вторыми входами-выходами данных устройства, выход первого регистра соединен с информационным входом первого коммутатора характеристик, второй управляющий вход коммутатора данных соединен с управляющими входами с первого по третий коммутаторов управления и коммутатора адреса, вторым входом второго элемента И, первым входом первого элемента

ИЛИ-НЕ и нулевым выходом первого триггера, информапионный вход третьего коммутатора управления подключен к входу "Выбор памяти" устройства, а выход — к выходу "Выбор памяти" устройства, информационные входы младших разрядов коммутатора адреса подключены к адресным входам младших разрядов устройства и информационным входам соответствующих разрядов дешифратора, а информационные входы старших разрядов коммутатора адреса подключены к адресным входам старших разрядов устройства и входам первого элемента ИЛИ, выход второго элемента И подключен к первому входу второго элемента ИЛИ и . является выходом "Запрос шины" устройства, второй вход и выход второго элемента ИЛИ соединены с выходом первого элемента ИЛИ-НЕ и тактовым выходом устройства соответственно, синхронизирующий вход первого триггера подключен к синхронизирующему входу устройства, .1-вход подключен к выходу четвертого элемента И, первый вход которого соединен с входом "Pasрешение доступа к шине" устройства, а второй вход соединен с выходом первого элемента HP. и с входом-выходом

"Занятость шины" устройства, единичный.выход первого триггера подключен к входу первого элемента НЕ, второй выход дешифратора соединен с управляющим входом первого коммутатора хатем, что, с целью расширения функциональных возможностей при асинхронном характере установления взаимодействий в многопроцессорной системе, оно со48 20

19 16315 держит второй регистр, второй коммутатор характеристик, триггеры, элементы И, элементы И-НЕ, элементы ИЛИ, элемент ИЛИ-НЕ, элементы НЕ и формирователь импульсов, вход которого подключен к входу второго элемента НЕ и входу-выходу "Занятость .шины" устройства, а выход — к первому входу третьего элемента ИЛИ, второй вход 1{1 которого соединен с выходом первого коммутатора управления, информационный вход-выход которого соединен с входом-выходом "Выбор ввода-вывода" устройства, третий вход третьего элемента ИЛИ соединен с выходом второго коммутатора управления, информационный вход-выход которого является входом-выходом "Режим обмена" устройства, выход третьего элемента ИЛИ .. 2О соединен с единичным входом второго триггера К-вход которого подключен к первому входу первого элемента И-НЕ, выход которого соединен с первым входом пятого элемента И, вход вто- 25 рого триггера соединен с первым выходом дешифратора и первым входом шестого элемента И, выход которого соединен с первым входом второго элемента И-НЕ, выход которого подключен g{) к первым входм седьмого элемента И и четвертого элемента ИЛИ, выход которого подключен к единичному входу третьего триггера, выход шестого элемента И соединен с первым входом

35 восьмого элемента И, выход которого соединен с J-входом четвертого триггера, единичный выход которого соединен с первым входом третьего элемента

И-НЕ, выход которого соединен с вто- 4g рым входом седьмого элемента И, нулевой выход четвертого триггера соединен с вторым входом четвертого элемента ИЛИ, синхронизирующий вход второго триггера является одноименным 45 входом устройства и соединен с вторым входом второго элемента И-НЕ и через третий элемент НЕ с синхронизирующим входом четвертого триггера и первым входом пятого элемента ИЛИ, единич- 5О ный выход второго триггера соединен с вторыми входами пятого и шестого элементов И, третий вход шестого элемента И соединен с выходом блока памяти характеристик, выход пятого 55 элемента И соединен с первым входом второго элемента ИЛИ-НЕ, выход которого соединен с входом-выходом "Гоговность" устройства и с вторым входом первого элемента ИЛИ-НЕ, а второй вход второго элемента ИЛИ-НЕ соединен с первыми входами четвертого эле- .. мента И-НЕ и шестого элемента ИЛИ и единичным выходом третьего триггера, нулевой выход которого соединен с вторым входом третьего элемента И-НЕ и К-входом четвертого триггера, информационные входы третьего и пятого триггеров соединены с входом логического нуля устройства, синхронизирующий вход пятого триггера соединен с выходом седьмого элемента И и первым входом седьмого элемента ИЛИ, единичный вход пятого триггера соединен с вторым выходом дешифратора и первым входом девятого элемента И, выход второго элемента НЕ соединен с нулевым входом четвертого триггера и вторым входом девятого элемента И, выход которого соединен с синхронизирующим входом третьего триггера, третий выход дешифратора подключен к управляющему входу второго коммутатора характеристик, выходы которого соединены с первыми входами-выходами данных устройства, а информационные входы соединены с выходами второго регистра, нулевой выход пятого триггера является выходом "Прерывание" устройства и соединен с вторыми входами восьмого элемента И и седьмого элемента ИЛИ, выход которого соединен с управляющими входами первого и второго регистров, информационные входы второго регистра соединены с выходами коммутатора адреса, выходы соответствующих разрядов которого соединены с вторыми информационными входами мультиплексора, вход-выход коммутатора адреса является адресным входом-выходом устройства, единичный, выход пятого триггера соединен с вторым входом первого элемента И-НЕ, нулевой выход второго триггера соединен с вторыми входами третьего элемента И и четвертого элемента И-НЕ, третий вход которого соединен с выходом первого элемента И, а выход соединен с вторым входом шестого элемента ИЛИ и входом-выходом "Приоритетный обмен" устройства, выход шестого элемента ИЛИ соединен с третьим входом второго элемента И и вторым входом пятого элемента ИЛИ, выход которого подключен,к первому входу десятого элемента И, второй

2l 1631548 вход, которого соединен с входом "д : нен с .: 1т 1 мен устройства, а выход соеди- гера.

22 нулевым входом первого тригФиг. f! 631548

1631548

t

С

t

С

t

t

t

t

Г

С

Е

С

С

С

1631548

t

t

Составитель А.ушаков

ТехРедЛ.СеРдшкова:Корректор М.лароши

Редактор Л.Пчолинская

Заказ 547 Тираж 401 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35; Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул. Гагарина, 101