Последовательный сумматор

 

Цосчедоп.1 г ельгаш сумматор относится к вычислительном технике и может быть пспольтован для построения снсциаличиропачных вычислительных устройств, H vn. тобретония - расширение функциональных позможностей та счет штопления операции выделения большего числа ит двух чисел с учетом их т на ко т. Послсдопательш.ш сумматор гог(ерлиг третий коммутатор 1, четвертый коммутатор 2, регистр 3, блок 4 г)(1рм ф тьпния ячаковых СШНПЛОР, блок S формирования чо

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

„„SU„„ II 633392

А (q1)g С 06 1 7/49

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К А BTOPCHOMV СВИДЕТЕЛЬСТВУ

ГОСУДАРСТВЕННЫЙ НОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГННТ СССР (21) 4675013/24 (22) 28.02.89 (46) 07.03.91. T>nn. !" 9 (71) Спеггггальггое констpyf; <>p< ко — технологическое бюро ", 1одуль" 8I»f»II Tfllor политехнического инстггтута (72) Л.П.Стaxor3, Л.Л.Лу>«!гкг!й, Л.И. {ерняк, Л.11.И3линогк>1 и А.1,.А«дреев (53) 681.325(088.8) (56) Авторское снидетельстr3(> (:(:C;T

960768, кл. Г 06 F 7/13?, 1981.

Авторское свидете.>11 с", Ffr C,C: CÒ

>1 1546970, кл. Г 06 1 7/4 ., 1988. (54 ) 110СЛ 1 .Лг 38А ! .111111 1Й С. г П 1Атт01 (57) 11ослс;1, г>а т елг,!31!г! сумгг>3т >р относится к Вн11исл>гтельHT>11 T сх!33! ке и бкгт ь !гс;1олl, «oF3;3 TT е ния elf E. 1!!галl! 31гр г>13 а!1 !гг гх H! T>Ill г 11гт ел ь ггьгх vcò)1г>йств, T(c г!1 и 3обр! теH>fя

РаСГГГ>ГРЕ!Г!ГЕ г>У«К«И >ГГВЛГ,!!>ГХ ВОЗ>!с ж!!ОСтсй 3а C>TP Ã 111:1по.1!Ге lн!1? ОН ЕРаГ1ИИ 13Н деления Г>г>т!ы>гг-г > !исгга и 3 двух чисел с учет о!-г их 3гга г;о!1. Г> (>еле д 013 lт елH

Fff JJ"f с ум! >а Tîр сi ер>;!fò третий ко! !мутатор 1, чет>1ер тT;TT fîff;.óòë тор 2, регггс 3, б>лг>к 4 г>1 >г>гг!гр flаггия В н;1 коВ> !Х СИГНаЛОГ, бЛОК 5 !1>ОрГ!13рг>ва>гпя дО1633392 полнительных сигналов, триггер 6, первый элемент HJIH 7, первый элемент

HF, 8, второй элемент HI . 9, первый элемент И 10, второй элемент И 11,тре5 тий элемент И 12, второй элемент

ИЛИ 13, первый коммутатор 14, пятьп коммутатор 15, второй коммутатор

16, шестой коммутатор 1 7, та кт оный вход 18 сумматора, вход 1!» начальной

Изобретение относится к вычислительной технике и может бьггь использовано для суммирования, нычитания, выделения большего чис ta из двух чисел с учетом х знаков, представленных многоразрядным пос»»едоват ельнь»м кодом 3AJIотой пропорции.

Цель изобретения — расширение функциональных Boзможностей за счет вып олне ния оп ера ций нып еле ния большего числа из двух чисел с учетом их

25 знаков.

На чертеже приведена схема последовательного сумматора.

Последовательный сумматор содержит третий 1 и четвертый ? коммутаторы, 30 предназначенные для упранления режимом работы последовательного сумматора, регистр 3 для промежуточного хранения дополнительных сигналон и сигнала знака суммы (разности), бпок 35

4 формирования знаковых сигналов для формирования знака операции и знака суммы (разности), блок 5 формирования дополнительных сигналов дпя *opмирования дополнительных сигналов и сигнала суммы (разности), триггер 6, первый элемент ИЛИ 7, первый элемент

НЕ 8, второй элемент НГ 9, первый элемент И 10, второй элемент И 11, третий элемент И 12, второй элемент

ИЛИ 13, предназначенные для Аормиро на ния сигнала, опр еделяг»цего большее число из двух чисел с учетом их знаков, первый коммутатор 14 для коммутации большего числа, пятый коммутатор 15 для коммутации знака большего числа, второй коммутатор 16 дпя коммутации сигнала суммы (разности) или большего числа, шестой коммутатор 17 дпя коммутации знака суммы (разности) или знака большего числа, тактовый вход 18 сумматора,предназначенный для синхронизации режима установки сумматора, вход 20 знака первого операнда сумматора, вход 21 знака второго операнда сумматора, вход

22 задания вида операции сум 1атора, вход 23 пер ного оп ера нда сумматора, вход 24 второго операнда сумматора, выход ?5 результата сумматора, выход

26 знака сумматора, 1 ил. записи регистра 3, вход 19 начальной установки сумматора, предназначенный для обнуления регистра 3, входы

20 и 21 знака первого и второго опе— рандов (Х, Y) сумматора соответственно, предназначенные для формирования знака операции и результата, вход 22 задания вида операции сумматора, предназначенный для выброса выполняемой операции, входы 23 и 24 первого и второго операндов (Х, Y) сумматора соответственно, предназначенные для формир она ния р ез ульт ата опера ции, выход 25 результата сумматора, предназначенный для вывода результата операции, выход 26 знака сумматора, предназначенный для вывода знака результата операции.

Кроме того, сумматор содержит входы 27-33 разрядов с первого по седьмой информационного входа регистра 3, входы 34 и 35 разрешения записи и установки в 0" регистра 3 соответственно, управляг»г»ий вход 36, первый

37 и второй 38 информационные входы блока 4 формирования з на коных сиг налов, выходы 39-45 разрядов с первого по седьмой регистра 3 соотнетстненно, второй 46 и первый 47 выходы блока

4 формирования знаковых сигналов,входы 48-56 разрядов с первого по девятый входа блока 5 формирования допопнительных сигналов соответственно, выходы 57-63 разрядон с первого по седьмой выхода блока 5 формирования дополнительных сигналов соответственно, управлявг»ий вход 64, первый 65 и второй 66 информационные входы коммутатора 14, управлявший вход 67, первый 68 и второй 69 информационные входы коммутатора 15 соответственно, выходы 70 и 71 коммутаторов 14 и 15 соответственно, первый 72 и второй 73 информационные

1633392 входы, управляю о»й вход 74 коммутатора 16, управляющий вход 75, первый

76 и второй 77 информационг»ые входы коммутатора 17 °

Сущность и AH÷è÷åñêàÿ возможность выделения большего из модулей двух чисел, представленных последовательными кодами золотой пропорции, поступаю»цих со старших разрядов, заключается в следующем.

Любое число в коде золотой пропорции имеет несколько форм предстявле— ния, поэтому по первой старшей значащей цифре из двух чисел нельзя досто- 15 верно определить, какое число больше.

При выделении большего из двух чисел с учетом знаков необходимо вначале производить анализ знаков чисел. Если знаки обоих чисел положительные, 2п

6 OJI b l » г о чисел . Ксг»г» з на к»» обоих чисел отрицательные, то для в»»дBJIpHH»» большего из двух чисел необходимо выделять модуль меньшего числа. Если знаки 25 обоих чисел неодинаковые, то выделять необходимо положительное чистого. Знак ре3ультятя будет знаком того числа, которое выделяется в качестве большего. Таким образом, яг»ял»»зируя знаки поступяюших операндов и управляя соответственно выделе»»ием ря зрядов чисел, можно выделить большее число с учетом знаков. !

1оследовятель»»и»» сул»»»зтор работает

35 следукицим обра зом.

При выгголнепии сложения (вычитания) требуется ня вход ?2 подать»улевой сигнал, который управляет коммутаторами l, 2, 16 и 17, при этом выход 25 подключается к виходу 63 р азряда блока 5 формир овя пня дополнительных сигналов, а ня выход ?6 подключается выход 45 разряда регист- 45 ра 3, входы 20 и 21 знаков подключя— ются к входам 37 и 38 блока 4. Дальнейшая работа сумматора при вь»г»олнении операции сложения (вычитания» приведена в известном сумматоре. 50

При выполнении операции вь»деления большего числа на вход ?? посту яет единичный сигнал, которнй подключает через коммутаторы 1 и 2 к входам 37 и 38 блока сигналы логического нуля и логической единици соответственно, а через коммутаторь» 16 и 17 к выходам 25 и 26 . — выходhl ком.»утят оров 14 и 15.

При операции выделения болы»его число из двух положительнь»х чисел на входы 20 и 21 поступают сигналы логического нуля. Сигнал, определяющий большее число из модуля двух чисел, формируется ня выходе элемента

ИЛИ 7 аналогично г»звестноггу сумматору. Пусть число Х больше пгсла У,при этом на выходе элемента ИЛ11 7 формируетс я сигнал логической единицы, Ко торь»г» поступает ня первый вход элемента И 10, на второй вход которого поступает единичный сигнал с выхода элемента НЕ 8, вследствие чего на выходе элемента ИЛИ формируется единичныйй сиг нал, ко торий под ключа ет на выход коммутатора 14 большее число

Х, которое через коммутатор 16 поступает на вьгхсд ?5. При этом на выход

26 поступает знак болыяего числа.

Рассмотрим три варианта работы последовательного сумматора при операции выделения бог»г,шег о числя из двух отрицательных чисел, при ° том ня входы 20 и 21 посту»»яют сигналы логиче— ской едиш»»»ь». Пусть число У по модулю больше числя Х, при этом ня выходе элемента ИЛИ 7 формируется сигнал логического нуля, которнй поступает на первый вход элемента И 10 и через элемент НЕ 9 на второй вход элемента

И 12, ня первый вход которого поступает сиг лап логичес кой ед»»»»г»г»ь». На выходе элемента И 12 формируется сигнал логической единицы, который пере— дает на выход 25 оперяцд Х.

Пусть операнд Х намного больше по абсолютной величине операпд У, при этом операнд У ня вход сумматора не поступает. В этом случяp ня иннерcном выходе триг rc ðя 6 присутствует сигнал логической еди»»г» »ы, который поступает на первый вход элемента И 11, на второй вход которого поступает сигнал логического нуля. Ня второй вход третьего элемента И 12 поступает сигнал логического нуля, пя второй вход элемента И 10 поступя» т нулевой сигнал через элемент НЕ 8. таким образом, ня выходе элемента IUIII 13 присутствует сигйал логического нуля, вследствие чего на выходе 25 формируется код большего операнда У. Ня выходе 26 формируется елиничний спгняп, определяющий отрицательный з»»як числя .

Пусть операнд У пя.»1»ого болыяе по абсолютной величине операнда Х. На выходе элемента ИЛИ 7 присутствует

1633392 сигнал логического нуля, который через элемент НЕ 9 постул(лет цл Второй вход элемента И 1?, Нл первь(й вход которого поступает сигнал логиче—

5 ской единицы с входа ?1. Тлким образом, ца выходе 25 формируется код операнда X.

Рассмотрим работу последовательного сумматора при операции выделе- 10 ния больг(его числя из двух: операнд 1 по абсолн)тцой Всличице бо?(ьгte и отрицлтельньп(, <) )ерацд Х вЂ” положительный. На Выходе элемента 1НП1 7 формируется сигнал логического нуля, которы(1 через элемент НЕ 9 поступает на второй вход элемента И 1?, »а nepRbItf PXOJT, КОТОРОГО ПОСТУПЯ "T (ИГНЛ?< с входа 21 . Тл ки)1 образом, (л Выходе

25 формируется код бол?,шег, числл Х с учетом зцяков.

Рассмотрим работу посл(довятеч(>—

»ого сумматора при ntFep;tt(tttf Выделен((я боль(пег о числа из J(?tóõ: оп ер л цл

Х по абсол(птцой »ps(«(t?t»v больг(е и 25 отрицательцнй, 0»еряцд " — и<.?10кительный. В этом случае ца выходе лемента ИЛИ 7 формируется е)»(цццц?,п: сигнал, которьп1, пройдя через эле— мент НЕ 9„поступает ну;(ев((м сигцл- 30 лом на входи элемецтов И 11 и 12.

Единич Ныл(сцг(гл л с Входя 2() ц(>От у»лет на элемент НЕ 8, где I?II«(p Tftpye t

Нулевой сигцлл с элемецтл HF. 8 поступает на вход элемецтя И 10, Вслед- 35 ствие чего на Hftxoze его формируется нулевой сигнал. таким обрлзом, цл вход 25 подается код 0»ерлндл У, л на выход 2г> — з »а к оп ер ацдл

Ф о р м у л л и з о Г> р е е ц и я

Последовательцьп(сум((атор, содержащий первь((1 и второй элементы ИЛИ, первый и второй коммутаторы, блок (I)op-15 мирования дополнительных сигналов, блок формирования звяков(О(сигналов и регистр, причем Выходы с первого по шестой разрядов выхода блока < )npt" ирования дополнительц) (х сигцллов соеди50 цены с входами соответствуюг(их рлзрядов ицформационного входа регистра, выходы с первого по шестой рлзрядов которого соединеци с Входами соответствующих разрялов ВхоДа блока формирования дополнительных сигналов, 55 выход шестого разряда регистра соединец с управляю((1(1м Вхолом блока формирования знаковых сиг цллов, первый

BhJxoJ(которого с; едицен Г Входом седьмого разряда вх(>дл блока формиро»лния дополнительных сиг »ялов, второй Rt Ixo?T, блока формирования (иаковых сигналов соедицец с Hxn?(oft седьмого рлзряда ицформа циОнноГО BxnJ(л рг Гистря вхОды

Восьмого и Jlевят<)го рлзрядов Входа блока формироцяция допо?(цител(,1?((х сиг1»ялов соединены с входя)л(соот ВетстВеп»0 первого и вт<)рого опера»до» сумматорл, J)xoJ(цл Галь»ой устлцовки котopnl соединен с Входом устл11 <>

It0I(t(It В 0 регистра, Вход рл зреше?гня з((циси ten Tnpol <) соединен с тл ктоннм

?)xoJ(0rt cyvwaTnp;t, и(р»нй и второ"t инф()рмациоц(п)е»хоцн пер Ногn комм-, тато— рл соедцпецн n ?.х(цл) и г )0TH((TF сццо первого и Вт< р >Го )п<.рл»?(01 г .имлторл, Выход с едьi101 ) p;\ (р ядл и?хоДа б.(ока формировл»1(я поп< лцитг.(ь»ых с((г HHëoâ соединен с и .р)(1?) ?гн() ормл »ив оццым I,xo((îì вт< рогn 110) <) соoJ(IIH(H Г ?)нхо?(Ом цеp»nl г .(м;тг)торя, Вход зл?(алия »if! Io n»np;lt?If» г уммлторл соединен с упрлвллиг(им Вход(м r)(рмировлция ((ополццтсл?,?11 (х СИГ))я)10» и регистра -(спице »1 со< тp(Iст»енц<> с

I I O ()? t1 II 1 и ВТ ор ым ВХ () Д;l t 111 Il np Во Г < .) J t (: мента 113111, о т л и 1 л и г(и и с я тем, что, с целью рлсl

НГ ЦИЯ ОПЕР(1ЦИй В((Г(СЛ СI111 >I (i(), (Ь(П(Г <) i(1 IC ла itç двух чисел с учетом i!x з)(яков, О н с Од с1) )t(H т т р (1 т и и (е г В с р т ьlй и н тнй и шестой комму глторн, триг(ер, первый lt »торг и э:(емецтн Н1:, первый, второй и тре" ий элементы И, причем вход зцлкл пер?<г гn < пг рлцдл суммлтора

СОЕДИНЕН С ПЕРВЬЦ(ИЦАг>РМЛЦИГ)?(НЬ(М ВХОJloM третьего коммутатора, Выход котоPOI Î СОЕДИНЕН С ПЕРВЬ(м ИН()Г>РМЛЦИОНцы 1 входом блока г)>ории()овлция знаковых сигцллов, второй HH())np.,"IHJ>I (цннй

Вхо;(которого соединен с Вь?х(ц;< м четвертогоо ?(0)tttóò;tò<)ð ), цор»жй IIH(F)np (л—

I(HOHHh!!t »XnJ(10)T npnl о с 00)llf H(ц C НХ< >дом э(гака второго 0»еряцдя суммяторл, с первым входом третьг гг э?(емецта И, H»txoa пятого коммутатора сосдицен с первь(м иц(()орилц((онцнм входом шестого коммутатора, управляи) (ий ( вход которого соединен с ул(рявляюг(им вхолом второго коммутлторя, управ?(яи(цие Входы первого и (I>(01 î lint()tvT»Tn10

1633392

Составитель А.Клюев

Техред М.Дидык Корректор Л. Патай

Редактор Н . Тупица

Заказ 617 тираж 397 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГЕНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.Ужгород, ул. Гагарина, 101 ров соединены с выходом второгr. элемента ИЛИ, первый вход которого соединен с выходом второго элемента И, первый вход которого соединен с инверсным выходом триггера, второй вход второго элемента И соединен с выходом второго элемента Н1 . и с вторым входом третьего элемента И, выход которого соединен с вторым входом второго элемента ИЛИ, третий вход которого соединен с выходом первого элемента И, первый вход которого соединен с выходом первого элемента ИЛИ и с входом второго элемента HF., второй вход первого элемента И соединен с выходом первого элемента HF., вход которого соединен с первым информационным входом третьего коммутатора, с первым информационным входом пятого коммутатора и с третьим входом второго элемента И, входы установки в "1" и в "0" триггера соединены соответственно с входом второгo операнда сумматора и с входом начальной уста—

5 новки сумматора второй информационУ ный вход третьего коммутатора соединен с входом потенциала логического нуля сумматора, вход потенциала логической единицы которого соединен с вторым информационным входом четвертого коммутатора, управляющий вход которого соединен с управляюцим входом третьего коммутатора и с входом задания вида операции сумматора, выход седьмого разряда регистра соединен с вторым информационным входом шестого коммутатора, выход которого является выходом знака сумматора, вход знака второго операнда сумматора соединен с вторым информационным входом пятого коммутатора.