Дельта-модулятор

 

Изобретение относится к вычислительной технике и технике связи, .м.б. использовано в многоканальных системах цифровой обработки информации и позволяет повысить достоверность и расширить область применения дельта-модулятора путем обеспечения возможности достоверного формирования многоканального дельта- Кода. Дельта-модулятор содержит компаратор 1.1, мультиплексор 2, триг- . гер 4 и 5, элемент 6 задержки, реверсивный счетчик 7, цифроаналоговый преобразователь 8, счетчик 17 импульсов и генератор 18 тактовых импульсов. Цель достигается благодаря введению компараторов 1.2-1.К (М - число одновременно преобразуемых аналоговых сигналов), мультиплексора 3, элемента И-НЕ 9, элементов ЗАПРЕТ 10, 11, элементов И 12, 13, элементов ШШ 14, 15 и узла 16 оперативной памяти. 1 з.п. ф-лы, 3 ил.

,.SU„„>64

СОЮЗ СОВЕТСНИХ

РЕСПУБЛИН

А1

) 1 f jf 4 ЛАЗ I

ОПИСАНИЕ ИЗОБРЕТЕНИЯ к лвтооСноМм СвиДктвдьСтау

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОЧКРЫТИЯМ

ПРИ ГКНТ СССР

1 (21) 4685465/24 (22) 03,05.89 (46) 15.05.91. Вюл. И 18 (72) А .В.Тимченко, О.P.Ïðèñòàéêî и С.В.Тимченко (53) 621.376.56(088.8) (56) Авторское свидетельство СССР

9 1425838, кл. Н 03 Х 3/02, 1987.

Авторское свидетельство СССР по заявке И 4415379/24, кл Н 03 М 3/02, 1988.

Авторское свидетельство СССР

В 1510090, кл. Н 03 М 3/02, 1988. (54) ДЕЛЬТА-МОДУЛЯТОР (57) Изобретение относится к вычислительной технике и технике связи, ! м.б. использовано в многоканальных системах цифровой обработки информации и позволяет повысить достоyg)g Н 03 M 3/02, Н 04 3 3/00

2 верность и расширить область при-. менения дельта-модулятора путем обеспечения воэможности достоверного формирования многоканального дельта ода. Дельта-модулятор содержит ком паратор 1.1, мультиплексор. 2, триггер 4 и 5, элемент 6 задержки, реверсивный счетчик 7, цифроаналоговый преобразователь 8, счетчик 17 импульсов и г""íåðàòîð 18 тактовых импульсов. Цель достигается благодаря введению коьачараторов 1,2-1,М (М вЂ” число одновременно преобразуемых аналоговых сигналов) ° мультиплексора 3, элемента И-НЕ 9, элементов ЗАПРЕТ 10, 11 элементов И

12, 13, элементов ИЗИ 14, 15 и уэ1 ла 16 оперативной памяти. 1 з.п. ф-лы, 3 ил.

Изобретение относится к вычислытельной технике и технике связи и может быть использовано в многоканальных системах цифровой обработки информации.

Цель изобретения — повьппение достоверности и расширение области применения дельта-модулятора путем обеспечения возможности надежного и достоверного формирования многоканального дельта-кода.

На фиг. 1 изображена блок-схема дельта-модулятора; на фиг.2— схема узла оперативной памяти, на фиг. 3 — временные диаграммы работы.

Дельта-модулятор содержит компаратор 1, первый и второй мультиплексоры 2 и 3, первый и второй триггеры А и 5, элемент 6 задержки, реверсивный счетчик 7, цифроаналоговый преобразователь 8, элемент И-НЕ 9, первый и второй элементы ЗАПРЕТ 10 и 11, первый и второй элементы И 12

1 и 13, первый и второй элементы ИЛИ

14 и 15, узел 16 оперативной памяти, счетчик 17 импульсов, генератор 18 тактовых импульсов, входы 19, первый и второй выходы 20 и 21.

Узел 16 оперативной памяти выполнен (фиг.2) на блоке 22 оперативной памяти и буферном регистре 23 и со" держит первый, второй и третий информационные входы 24-26, адресные входы

27, управляющий вход 28, первый, второй и третий выходы 29-31.

Дельта-модулятор работает следуюcpm образом.

В дельта-модуляторе производится преобразование в цифровой последовательный код входных аналоговых сигналов Хи (t) — Х (t), поступающих на входы 19.1- 19.М, по правилу

Р = sign Х (nT), — X„J (1) (ф . г (41 . "(%> l где g 1, И вЂ” номер преобразуемого канала

Х (пТ) — значение вхбдного сиг" ( нала q-го канала в п-й момент дискрети I з ации, И

Т вЂ” период дискретизации;

Х 1 — аппроксимирующее наи пряжение q-ro канала, 1,à0;

sign(Q)

О,Q <О.

Генератор 18 тактовых импульсов

I" генерирует непрерывную последовательность импульсов U< (фиг.3) с частотой NT . Укаэанная последователь5 ность поступает на вход счетчика 17 с коэффициентом пересчета М, изменяя состояние счетчика 17 по переднему фронту импульсов Uq (момент времени на фиг.3). Сигнал с разрядных выходов счетчика 17 q < $ С,И-1) поступает на управляющие входы муль-типлексора 3, подключая выход q+1-го компаратора 1,(q+1) к информационному входу второго триггера 5, и одновременно на первые выходы 20 дельтамодулятора, индицируя номер обрабатываемого канала. Сигнал с разрядных выходов счетчика 17 поступает также на адресные входы 27 узла 16 оперативной памяти, поэтому опрос и обработка каждого входного сигнала повторяются периодически через И тактов сигнала U<, т.е. с частотой дискретизации T

Рассмотрим обработку и преобразование р-га входного сигнала дельтамодулятора Х®(), р C 1 1,Nf . При состоянии счетчика 17, равном q =p-1р выход компаратора 1.р подключается к информационному входу триггера 5. Одновременно при высоком уровне сигнала U, поступающего на вход узла 16 опе-, ративной памяти и вход разрешения записи реверсивного счетчика 7, из узла 16 считывается и записывается в реверсивный счетчик 7 значение кода, соответствующее аппроксимиЛ р1 рующему сигналу р-го канала Х, сформированное в предыдущем периоде. дискретизации. Сигнал с разрядных выходов реверсивного счетчика / по-ступает на входы цифроаналогового преобразователя 8, на выходе кото45 пого формируется значение сигнала

Х „ . Компаратор 1.р сравнивает значения Х 1(пТ) и Х „1 и формирует на своем выходе сигнал в соответствии с правилом (1) . По заднему

50 фронту сигнала U< (момент времени ) указанное значение фиксируется во втором триггере 5, сигнал с прямого и инверсного выходов которого подается на первые входы соответственно первого и второго элементов И 12 и 13. На третьи входы указанных элементов И 12 и 13 с второго и третьего вьмодов 30 и 31 узла 16 оперативной памяти поступают сигналы, инветствующих выхбдов узла 16 в следую-щем периоде дискретизации (через М тактов), повторяя обработку р-го ка(Р1 нала, Так как значение сигнала Х 1

5 пропорционально состоянию реверсивного счетчика„7, происходит слежение значения Х(за входным сигна11 лом — при увеличении Х (Р1(пТ) увелил (py чивается значение Ха при уменьшении Х((пТ) значение 1(1 уменьшается. (р1

Таким образом, если аппроксимирук щий сигнал Х(Р E(0,0я)., на выходе эле-. мента ИЛИ 14 формируется нулевое зна15 чение сигнала, в результате чего первый мультиплексор 2 нахрдится в положении, когда его выходной сигнал (сигнал на втором выходе 21 дельта-модулятора} повторяет сигнал на

20 прямом выходе второго триггера 5, т.е. соответствует правилу (1), Допустим теперь, что в некотором интервале дискретизации аппроксимирующее напряжение Х стало равным (((25 номинальному. Это значит, что в результате слежения за входя м сигналом Х ((t) произошло полное заполнение реверсивного счетчика 7, которое фиксируется появлением нулевого

30 уровня на выходе элемента И-НЕ 9.

Указанный уровень сигнала записывается в интервале вРемени,, гз) в узел

16 оперативной памяти по второму входу 25 и считывается из узла 16

35 через М тактов (в следующем периоде дискретн=-ации при состоянии счетчика 17, равном о = р-1). Если в сле; дующем периоде дискретизации выпол- . ! няется условие Х ((t} ) П((, то указан4ц ный сигнал в этом периоде дискрети) зации запрещает прохождение тактоВых импульсов U (фига,3р1) с Выхо» да элемента 6 задержки через элемент

И 12 на вход сложения реверсивного

50

55 поступает на управляющий вход муль5 1649 дицирующие крайние значения сигнаЛ (р ла Х(Р1 — номинальное и нулевое. Ин11 дикация этих значений производится путем фиксации крайних состояний реверсивного счетчика 7 с помощью элементов И-НЕ 9 и ИЛИ 15 нулевыми г значениями на их выходах. Примем

Я сначала, что значение Х „E (O,U„), где U — номинальное напряжение

Н блока 8. В этом случае на выхопах элементов И-НЕ 9 и ИЛИ 15 значения сигналов единичные и поэтому сигнал

U е выхода элемента 6 задержки поступает через один из элементов

И 12 и 13 на вход сложения или вычитания реверсивного счетчика 7.

Одновременно единичные значения сигналов с второго и третьего выходов

30 и 31 узла 16 поступают на запрещающие входы элементов ЗАПРЕТ 10 и 11, разрешающие входы которых соединены с прямым и инверсным выходами второго триггера 5, и запрещают, прохождение сигналов с выходов триггера 5 на входы первого элемента ИЛИ 14. В результате этого на выходе элемента ИЛИ 14 формйруется нулевое значение сигнала, при котором первый мультиплексор 2 находится в положении, когда сигнал на его выходе (втором выходе 21 дельта-модулятора) соответствует сигналу на прямом выходе триггера 5. Время.за держки в элементе 6 т.е.изменение состояния реверсивного счетчика 7 происхопит по . переднему фронту сигнала Ug (фиг. 3, б) . по окончании сигнала U на его входе разрешения записи, причем, если значение входного сигнала Х (пТ) Х„ )

<Р ) ) " (1 ) импульс П через элемент И 12 поступает на вход сложения реверсивного счетчика 7, увеличивая его состояние, если же значение входного сигнала Х(Р1(nT) cХ „, импульс U аоступает через элемент И 13 на вход вычитания реверсивного счетчика 7, уменьшая его состояние. Сигнал с разрядных выходов реверсивного счетчика 7 поступает на входы элементов

И-НЕ 9 и ИЛИ 15 и первые информационные входы 24 узла 16 памяти, HB второй и третий информационные входы 25 и 26 которого поступают сигналы с выходов элементов 9 и 15.

Указанные значения записываются в г узел 16 при низком уровне сигнала

U на входе 28 и считываются с соот.4 счетчика ?, т.е. это приводит к фор-. мированию того же значения аппроксимирующего напряжения л„,= Х и= U, -< (1 1 (р1

Наличие нулевого уровня сигнала на втором выходе 30 узла 16 при единичном сигнале на прямом выходе триггера приводит к открыванию первого элемента.ЗАЙРЕТ 10, формирующего на своем выходе единичный сигнал, который через первый элемент ИЛИ 14 типлексора 2. При этом мультиплексор

2 переключается в положение, при котором на его выходе формируется последовательность, соответстующая выходб

16496

35 ному сигналу первого триггера 4. Триггер 4 изменяет свое состояние синхронно с триггером 5, т.е. по заднему фронту сигнала U< (момент време5 ни t ). Поэтому при выполнении условия Х (nT) > U> в выходной последо(1 вательности формируется чередующаяся последовательность сигналов (0,1), соответствующая номинальному значению аппроксимирующего сигнала в р-м канале.

Если же в следующем периоде дискретизации Х (nT) (U» .то единич(р) ное значение сигнала с инверсного выхода второго триггера 5 разрешает прохождение тактовых импульсов U c выхода элемента 6 задержки через элемент И 13 на вход вычитания реверсивного счетчика 7, а это приводит к соответствующему уменьшению аппроксимирующего напряжения Х „ C U л (ð)

Наличие нулевого уровня сигнала на втором выходе 30 узла 16 приводит к формированию такого же уровня сигна- 25 ла на выходе первого элемента ЗАПРЕТ

10, так как выходной сигнал второго триггера 5 в этом случае является нулевым. Поэтому нулевой уровень сигнала с выхода первого элемента

ИЛИ 14 не приводит к переключению мультиплексора 2 и на выходе 21 формируется сигнал, соответствующий сигналу на прямом выходе триггера 5, а значит, производится слежение за входным сигналом Х®(пТ) .

Допустим теперь, что в некотором другом периоде дискретизации аппроксимирующее напряжение стало равно нулю. Это означает, что в результа- 40 те слежения за входным сигналом

X< >(t) произошло полное обнуление . реверсивного счетчика 7, которое фик-, сируется появлением нулевого уровня на выходе второго элемента ИЛИ 15. 45

Сигнал с выхода элемента ИЛИ 15 в интервале времени И2, з) записы вается по третьему входу 26 в узел

16 и через М тактов (в следующем периоде дискретизации при состоянии счетчика 17, равном q = р-I} считывается по третьему выходу 31 узла

16 памяти. Если в следующем периоде дискретизации входной сигнал р-го канала Х(1() (О, то сигнал с третьего выхода 31 узла 16 памяти запрещает прохождение тактовых импульсов П2- с выхода элемента 6 задержки через эле мент И 13 на вход вычитания ревер66 8 сивного счетчика 7 и приводит к Аормированию того же значения аппроксимирующего напряжения k <, = О. Наличие же нулевого уровня сигнала на третьем выходе 31 узла 16 приводит к открыванию второго элемента ЗАПРЕТ 11, что при единичном сигнале на инверсном выходе второго триггера 5 приводит к формированию единичного сигнала на выходе первого элемента ИЛИ 14 и переключении мультиплексора 2 в положение, при котором на его выходе формируется последовательность, соответствующая выходному сигналу первого триггера 4. Поэтому при выполнении условия X(1(t) (О в выходной последовательности формируется чередующаяся последовательность. сигналов (0,1), соответствующая нулевому значению аппроксимирующего сигнала в р-м канале.

Если в следующем периоде дискретизации выполняется условие Х((й) > О, то единичное значение с прямого выхода второго триггера 5 разрешает прохождение импульсов U2 с выхода элемента 6 задержки через первый элемент И 12 на вход сложения реверсивного счетчика 7, что приводит к соответствующему увеличению аппрок симирующего напряжения. Х „ b О. На.. л(ð1 личие нулевого уровня сигнала на третьем выходе 31 узла 16 не приводит к переключению мультиплексора 2, так как выходной сигнал на инверсном выходе триггера 5 также имеет нулевое значение, а значит, на выходе

21 формируется сигнал1 соответствующий сигналу на прямом выходе второго триггера 5, т.е. производится слежение за выходным сигналом р-го канапа Х >(.).

Опрос и обработка всех M каналов производится последовательно за один период дискретизации Т, в результате чего на втором выходе 21 дельтамодулятора формируется многоканальная дельта-кодовая последовательность (4) (М1 (() вида ..., Э „...,Э Э +

Э,..., соответствующая описанно(М) йм ) му алгоритму работы, причем при выходе входного сигнала р-ro канала sa пределы динамического диапазона в выходной поСледовательности формируются чередующиеся импульсы D > (VJ

Ю

= О, Э = 1, и т.д., а при возврате значенйя входного сигнала в пределы динамического диапазона возобновля1649i 66

io ется слежение за значанием входного сигнала без всякого переходного процесса, полностью исключая сбои и автоколебательньп4 режим работы устройства по данному каналу, Узел 16 оперативной памяти работает следующим образом.

При высоком уровне сигнала U (интервал времени о — t ), блок 22 на- 1р ходится в режиме чтения и формирует на своих первом — третьем выходах сигналы, записанные ранее, в предыдущем периоде дискретизации, по адресу, задаваемому состоянием счетчика

17 на входах 27. Сигналы с первых выходов блока 22 (выходы 29 узла) поступают на установочные входы реверсивного счетчика 7, а сигналы с второго и третьего выходов блока 22 через регистр 23 (выходы 30 и 31 узла)— на третьи входы элементов И 12 и 13 и запрещающие входы элементов ЗАПРЕТ

10 и 11. По заднему фронту сигнала

U (момент времени t ) сигналы с вто- 25 рого и третьего выходов блока 22 фиксируются в регистре 23, чем предотвращается неопределенное состояние на его выходах. Одновременно блок 22 переводится в режим чтения и записывает по адр есу, з адаваемому счетчиком 17, значения входных сигналов блока 22 в интервале времени (t — t3) .

Формула изобретения

1. Дельта-модулятор, содержащий первый компаратор,генератор тактовых импульсов, выход которого подключен к входу элемента задержки, входу пер- 40 вого триггера и тактовому входу второго триггера, выход первого триггера подключен к первому информационному входу первого мультиплексора, реверсивный счетчик, выходы которо- 45 го соединены с входами цифроаналогового преобразователя, выход которого подключен к первому входу первого компаратора, счетчик импульсов, выхо. жы которого являются .первыми выходами дельта-модулятора, о т л и ч аю шийся тем, что, с целью повьппения достоверности и расширения области применения дельта-модулятора путем обеспечения воэможности формирования многоканального дельта-кода, в дельта-модулятор, введены второй мультиплексор, узел оперативной памяти, элементы И, элементы ИЛИ, зэлементы ЗАПРЕТ, элемент И-HE u второй M-й компараторы (M — число одновременно преобразуемых аналоговых сигналов), первые входы которых и второй вход первого компаратора являются соответственно вторым †. М-м и первым входами дельта-модулятора, выходы первого — M-го компараторов соединены с соответствующими информационными входами второго мультиплексора, управляющие входы которого объединены с адресными входами узла оперативной памяти и подключены к выходам счетчика импульсов, вход которого объединен с управляющим входом узла оперативной памяти и входом разрешения записи реверсивного счетчика и подключен к выходу генератора тактовых импульсов, выход второго мультиплексора соединен с информационным входом .второго триггера, прямой выход которого подключен к второму информационному входу первого мультиплексора, разрешаюшему входу первого элемента ЗАПРЕТ и первому входу первого элемента И, выход которого соединен с суммирующим входом реверсивного счетчика, инверсный выход второго триггера подключен к разрешающему входу второго элемента

ЗАПРЕТ и первому входу второго элемента И, выход которого содеинен с вычитающ":ы входом реверсивного счетчика, выходы элементов ЗАПРЕТ подключены к входам первого элемента

ИЛИ, выход которого соединен с управляющим входом первого мультиплексора, выход которого является вторым выходбм дельта-модулятора, выход элемента задержки подключен к вторым входам элементов И, входы элемента И-НЕ и второго элемента ИЛИ соответственно объединены с первыми информационными входами узла оперативной памяти и подключены к выходам реверсивного счетчика, выходы элемента И-НЕ и второго элемента ИЛИ соединены соответственно с вторым и третьим информационными входами узла оперативной памяти, первые выходы которого подключены к установочным входам реверсивного счетчика, второй и третий выходы узла оперативной памяти соединены с запрешающими входами соответственно первого и второго элементов ЗАПРЕТ и третьими входами соответственно первого и второго элементов И.

Составитель О.Ревинский

Техред.g. Дидык Корректор Н,Король

/. Редактор А.Лежина

:Заказ 1525 Тираж 470 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат Патент, г. Ужгород, ул. Гагарина, 101

tf 11

ll 1б49

2. Дельта-модулятор по п.1, о т— л и ч а ю шийся тем, что узел оперативной памяти содержит блок оперативной памяти и буферный регистр, тактовый вход которого объединен с входом записи-чтения блока оператив- ной памяти и является управляющим входом узла, адресные, первые, второй и третий информационные входы 1 олока оперативной памяти являются одноименными входами узла, первые выходы блока оперативной памяти являются первыми выходами узла, второй и

1 третий выходы блока оперативной памяти содеинены соответственно с первым и вторым информационными входами буферного регистра, первый и второй выходы которого являются соответственно вторым и третьим выходами узла.