Устройство для вычисления логических производных многозначных данных

 

Изобретение относится к цифровой вычислительной технике и может быть использовано для аппаратной поддержки вычислений в системах синтеза, анализа и контроля цифровых автоматов, диагностики цифровых устройств, обработки изображений, сжатия данных, синтеза топологии БИС и СБИС. Цель изобретения - расширение функциональных возможностей устройства за счет обработки многозначных данных. Устройство содержит генератор 1 тактовых импульсов, р операционных блоков 2, р блоков 3 памяти и р блоков 4 управления, где рпорядок логической производной или логического интеграла.4 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 15/31. 7/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ.

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4704593/24 (22) 14.06.89 (46) 15.06.91. Бюл. N 22 (71) Минский радиотехнический институт (72) Е.Н.Зайцева, А.В.Кривицкий, Г.А,Кухарев и В.П.Шмерко (53) 681.325(088.8) (56) Авторское свидетельство СССР

f4 1168925, кл. G 06 F 7/04, 1984, Авторское свидетельство СССР

hh 1317430, кл. G 06 F 7/00, 1986, (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЛОГИЧЕСКИХ ПРОИЗВОДНЫХ МНОГОЗНАЧНЫХ ДАННЫХ

„„ЯЦ,, 1656549 А1 (57) Изобретение относится к цифровой вычислительной технике и может быть использовано для аппаратной поддержки вычислений в системах синтеза, анализа и контроля цифровых автоматов, диагностики цифровых устройств, обработки изображений, сжатия данных; синтеза топологии БИС и

СБИС. Цель изобретения — расширение фун кционал ьн ых возможностей устройства зэ счет обработки многозначных данных.

Устройство содержит генератор 1 тактовых импульсов, р операционных блоков 2, р блоков 3 памяти и р блоков 4 управления, где р- порядок логической производной или логического интеграла, 4 ил.

1656549

Изобретение относится к цифровой вычислительной технике и может быть использовано для аппаратной поддержки вычислений в системах синтеза, анализа, контроля и диагностики цифровых автоматов, об- 5 работки изображений, сжатия данных, синтеза топологии больших и сверхбольших, интегральных схем.

Целью изобретения является расшире, ние функциональных возможностей устрой- 10 ства за счет обработки многозначных данных.

На фиг. 1 представлена схема устройства; на фиг. 2 — схема операционного блока; на фиг, 3 — схема блока памяти; на фиг, 4 — 15 схема блока управления.

Устройство содержит генератор 1 тактовых импульсов, операционные блоки 2 -2ix, где р — порядок логической производной/интеграла, блоки 3>-Зр памяти, блоки 20

4) — 4р управления. Каждый операционный блок содержит коммутатор 5 и сумматор 6 по модулю К, где К вЂ” значность данных.

Каждый блок памяти содержит регистры 7 —

7r, где т- значение параметра логической 25 производной/интеграла, и элементы 81-Sr задержки. Каждый блок управления содержит первый и второй регистры 9 и 10, первый и второй элементы 11 и 12 сравнения, первый и второй счетчики 13 и 14, первый и второй элементы ИЛИ 15 и 16, с первого по четвертый триггеры 17 — 20, первый и второй элементы И 21 и 22.

Операционный блок 2i (i - Гр) обеспечивает однократное вычисление логической 35 производной с параметром Т системы Кзначных данных по координате Х и У в соответствии с выражениями для р-кратных логических производных с параметром r, определяемых матричными операторами вида: 40 а Хк (e) д Х„. < „ .,(.,-) (я) (Р-1)

8(@xi() k Э(х) " д< Х <и 3 Х. () а<Ю ") а(" "" (2), Т где Мь " — матрица логической производной с параметром г. Исходными данными для i-го операционного блока является сис- 50 тема К-значных данных, заданная матрицей вида а(- ) )( ки

g (л)) (i- ) (3)

55 (при логической обработке по координате Х) или матрицеи вида д,,) В д(г) (при логической обработке по координате Y).

Причем справедливо следующее соотношение: д х Э<" Х и

Э(><)

Блок 4i управления предназначен для синхронизации функционирования блоков

2 и Зь С первого по К"-й такты работы блока

2i на его первый информационный вход поэлементно подается первый столбец или строка матрицы многозначных данных. С первого по r-й такты первые т элементов первого столбца или первой строки матрицы многозначных данных (3) или (4) пересылаются через коммутатор 5 с его информационного входа на его второй выход.

Первые ттактов работы блока 2 на первый и второй входы сумматора 6 по модулю К информация не поступает, что равносильно подаче на первый и второй входы сумматора

6 по модулю K блока 2i нулевых элементов.

С (r+ 1 )-го по К"-й такты коммутатор 5 осуществляет пересылку данных со своего информационного входа на первый и второй выходы одновременно, а на второй информационный вход сумматора 6 по модулю К поэлементно поступают (K" — r) К-значных данных, принадлежащих первому столбцу или строке матрицы (3) или (4) соответственно.

C (K" + 1)-го по (r+ К")-й такты коммутатор 5 пересылает данные со своего информационного входа на второй выход. С(К" + 1) по

2К"-й такты на первый информационный вход блока 2i подается второй столбец или вторая строка матрицы многозначных данных (3) или (4) соответственно.

С (Г+ 1)-го по(т + К")-й такт на первый информационный вход сумматора 6 по модулю К поступает поэлементно первый столбец или первая строка матрицы многозначных данных (3) или (4).

С (г+ 1)-го по (с - К")-й такт на выходе сумматора 6 по модулю К формируется первый столбец матрицы К-значных данных, имеющий вид

8" х,. (5)

Э(ех) < 1 или первая строка матрицы К-значных данных вида 3 Х уп

8(0Y) - (6)

Матрицы(5) и (6) являются логическими производными первого порядка матриц (3) и (4) соответственно.

1656549

Далее блок 2i функционирует аналогично приведенному выше описанию /с (r + K" + 1)-ro no (t+ K2")-й такты), Блок 3 памяти обеспечивает задержку матрицы К-значных данных на т тактов относительно начала ввода этой матрицы в блок Зь Матрица К-значных данных вводится в блок 3i начиная с первого по К "-й такты, а на выходе блока 3i эта матрица формируется с (т+1)-го по (К" + t)-й такты, Блок 4 управления функционирует следующим образом, Предварительно в момент времени t< в регистры 9, 10 по переднему фронту управляющего сигнала на входах записи-чтения записываются соответственно размерность

K" столбца или строки матрицы К-значных данных (и — количество переменных) и значение параметра r логической производной или логического интеграла. Счетчики 13 и 14 устанезливаются в нулевые состояния, триггер 19 — в нулевое состояние, триггер

20 — в единичное состояние, С первого по К"-й такты работы блока 4 происходит наращивание содержимого счетчиков 13 и 14. На т -м такте работы блока 4 элемент 12 сравнения формирует на выходе сигнал высокого логического уровня, так как íà r -м такте содержимое регистра 10 совпадает с содержимым счетчика 14. В триггер 18 записывается состояние выхода элемента 12 сравнения и тем самым на выходе триггера 18 формируется высокий логический уровень. Затем триггер

18 переключается в нулевое состояние по переднему фронту очередного (т+ 1)-го тактового импульса, С выхода триггера 18 через элемент, ИЛИ 16 на информационный вход триггера 19 поступает сигнал, по заднему фронту которого третий триггер 19 переключается в единичное состояние. В результате этого на четвертом выходе блока

4i устанавливается высокий логический уровень. Сигнал, сформированный на выходе триггера 18, передается через элемент И 22, так как на его втором входе высокий логический уровень. С выхода триггера 18 через элемент И 21 на вход установки в "0" триггера 20 поступает сигнал, по заднему фронту которого происходит сброс триггера 20, Тем самым на входе разрешения триггера

20, на втором входе первого элемента И 21 и на втором входе элемента И 22 устанавливается низкий логический уровень. Следовательно, на первом. выходе блока 4ф(В = 1, р-1) формируется сигнал высокого логического уровня только на т-м такте его работы. Этот сигнал обеспечивает установку в исходное состояние блока 4 +1 управления.

На К"-м такте работы бЛока 4 элемент11 сравнения формирует на выходе сигнал высокого логического уровня. Это осуществляется за счет того, что на К"-м такте содержимое регистра 9 совпадает с содержимым счетчика 13. В григгер 17 записывается состояние выхода элемента 11 сравнения. 3атем триггер 17 переключается в нулевое состояние по переднему фронту очередного (К"+1)-го тактового импульса, С выхода триггера 17 через элемент ИЛИ 15 на входы установки в "0" счетчиков 13 и 14 поступает сигнал, по переднему фронту которого они устанавливаются в нулевое состояние. Тем самым счетчики 13 и 14 выполнили свои функции по управлению работой блока 4i на первом цикле его работы и подготовлены для осуществления второго цикла функционирования блоком 4ь С выхода триггера 14 через элемент ИЛИ 16 на информационный вход триггера 19 поступает сигнал, по заднему фронту которого триггер 19 устанавливается в нулевое состояние. В результате этого на четертом выходе блока 4i в интервале времени (4 " + 1 — тк " + т+ 1 } устанавливается низкий логический уровень. С (К"+1)-го по К "-й такты блок 4i функционирует аналогично тому, как он работал с первого по К"-й такты.

Начиная с(К "+1)-го такта функционирования устройства в него можно загружать вторую матрицу К-значных данных, при этом значение параметра тлогической производной или логического интеграла должно совпадать с предыдущим, а количество переменных и может быть иным. В том случае, когда количество переменных и функции К-значных данных новой матрицы отличается от количества переменных функции К-значных данных предыдущей матрицы, в устройство следует ввести размерность К" столбца или строки матрицы и произвести перезагрузку параметра T логической производной или логического интеграла, Это осуществляется между К "-м и (К "+1)-м тактами работы устройства. Ввод в устройство размерности К" столбца или строки новой матрицы К-значных данных и перезагрузка параметра т логической производной или логического интеграла осуществляются соответственно через второй и третий входы режима блока 4;, а на первый вход режима блока 4 при этом подается сигнал высокого логического уровня.

По окончании ввода в устройство второй матрицы К-значных данных можно вводить третью матрицу К-значных данных и т.д.

После обработки в устройстве всех введенных в него матриц К-значных данных

1656549 устройство останавливается путем подачи на его вход запуска/останова сигнала высокого логического уровня.

Формула изобретения

Устройство для вычисления логических производных многозначных данных, содержащее первый блок управления, первый операционный блок и генератор тактовых импульсов, причем информационный вход и вход запуска-останова устройства подключены соответственно к первому информационному входу первого операционного блока и к входу запуска-останова генератора тактовых импульсов, выход которого подключен к входу синхронизации первого блока управления, о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей за счет обработки многозначных данных, оно содержит с второго по р-й блоки управления (где р — порядок логической производной интеграла), с второго по р-й операционные блоки и р блоков памяти, причем выход генератора тактовых импульсов подключен к входам синхронизации блоков управления с второго по р-й и к входам синхронизации блоков памяти с первого по р-й, управляющий вход, вход размерности и вход параметра логической производной интеграла устройства подключены соответственно к первому, второму и третьему входам режима первого блока управления, первый, второй, третий и четвертый выходы с-го блока управления (где с =

=1,...,р — 1) подключены соответственно к первому, второму, третьему входам режима (с+1)-го блока управления и управляющему входу с-го операционного блока, четвертый выход р-го блока управления подключен к управляющему входу р-го операционного блока, первый и второй выходы с-ro операционного блока подключены соответственно к первому информационному входу (с+1)-го операционного блока и к информационному входу с-го блока памяти, первый и второй выходы р-го операционного блока подключены соответственно к выходу результата устройства и к информационному входу р-ro блока памяти, выход 0-го блока памяти (где Ь=1,...,р) подключен к второму информационному входу Ь-го операционного блока, причем каждый операционный блок содержит коммутатор и сумматор по модулю К(где К вЂ” значность данных), причем в каждом операционном блоке первый и второй информационные входы операционного блока подключены соответственно к

55 информационному входу коммутатора и к первому информационному входу сумматора по модулю К, выход которого подключен е первому выходу операционного блока, управляющий вход которого подключен к управляющему входу коммутатора, первый и второй выходы которого подключены соответственно к второму информационному входу сумматора по модулю К и к второму выходу операционного блока, причем каждый блок управления содержит два регистра, два элемента сравнения, два счетчика, два элемента ИЛИ, четыре триггера и два элемента И, причем в каждом блоке управления вход синхронизации блока управления подключен к входам установки в "0" первого и второго триггеров, к счетным входам первого и второго счетчиков, первый вход режима блока управления подключен к входам записи-чтения первого и второго регистров, к входу установки в "0" третьего триггера, к входу установки в "1" четвертого триггера и к первому входу первого элемента ИЛИ, выход которого подключен к входам установки в "0" первого и второго счетчиков, информационные выходы которых подключены соответственно к первым входам первого и второго элементов сравнения, выходы которых подключены соответственно к входам установки в "1" первого и второго триггеров, выезд первого триггера подключен к второму входу первого элемента ИЛИ и к первому входу второго элемента

ИЛИ, выход которого подключен к информационному входу третьего триггера, выход второго триггера подключен к второму входу второго элемента ИЛИ, к первым входам первого и второго элементов И, выходы которых подключены соответственно к входу установки в "0" четвертого триггера и к первому выходу блока управления, выход четвертого триггера подключен к входу разрешения четвертого триггера и к вторым входам первого и второго элементов И, второй вход режима блока управления подключен к информационному входу первого регистра, выход которого подключен к второму входу первого элемента сравнения и к второму выходу блока управления, третий вход режима которого подключен к информационному входу второго регистра, выход которого подключен к второму входу второго элемента сравнения и к третьему выходу блока управления, четвертый выход которого подключен к выходу третьего триггера.

1656549

1656549

Составитель В.Смирнов

Редактор А.Маковская Техред M.Ìîðãåíòàë Корректор О.Кравцова

Заказ 2053 Тираж 419 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул,Гагарина, 101