Устройство для вычисления корня @ -й степени

 

Изобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах различного назначения. Цель изобретения - сокращение аппаратурных затрат. Это достигается тем, что устройство для вычисления корня n-й степени, содержащее регистр сдвига аргумента, блок управления сдвигом, регистр сдвига результата, матрицу запоминающего устройства, содержит также делитель тактовой частоты сдвига, аргумента и реверсивный счетчик тактов сдвига результата с соответствующими связями. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)s G 06 F 7/552

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4498593/24 (22) 25.10.88 (46) 15.06.91. Бюл. ¹ 22 (71) Конструкторское бюро "Дальнее" (72) И.В.Тимошенко (53) 681.325(088.8) (56) Оранский А.М. Аппаратные методы в цифровой вычислительной технике, Минск:

Изд-во БГУ, 1977, с. 43-44, рис,2.1. (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ

КОРНЯ N-Й СТЕПЕНИ (57) Изобретение относится к вычислительной технике и предназначено для использоИзобретение относится к вычислительной технике и предназначено для использования в цифровых вычислительных машинах различного назначения.

Цель изобретения — сокращения аппаратурных затрат.

На чертеже представлена структурная схема устройства.

Устройство содержит регистр 1 сдвига аргумента, блок 2 управления сдвигом, регистр 3 сдвига результата, матрицу 4 запоминающего устройства, делитель 5 тактовой частоты сдвига аргумента, реверсивный счетчик 6 тактов сдвига результата.

Сдвиговый регистр 1 аргумента представляет собой обычный P-разрядный сдвиговый регистр, где P — количество разрядов аргумента, причем P = I + d, где i — количество младших значащих разрядов сдвигового регистра 1, а б — количество старших сигнальных разрядов сдвигового регистра 1, Значение I выбирается в пределах 1 I? Р/п, исходя из необходимой погоешности результата. Блок 2 представляет собой вен.. Ж, 1656530 А1 вания в цифровых вычислительных машинах различного назначения, Цель изобретения — сокращение аппаратурных затрат. Зто достигается тем, что устройство для вычисления корня п-й степени, содержащее регистр сдвига аргумента, блок управления сдвигом, регистр сдвига результата, матрицу запоминающего устройства, содержит также делитель тактовой частоты сдвига аргумента и реверсивный счетчик тактов сдвига резуль гата с соответствующими связями.

1 ил. тильно-триггерную схему, осуществляющую связь входных и выходных логических сигналов элементов предлагаемого устройства, Сдвиговый регистр 3 результата представляет собой обычный k-разрядный сдвиговый регистр, где k — количество разрядов результата, причем k = — + с, где с —.количестб и во значащих разрядов сдвигового регистра 3.

Матрица 4 запоминающего устройства представляет собой постоянное запоминающее устройство организацией I х сбит, где

1 — количество адресных разрядов матрицы

4, с — количество информационных разрядов матрицы 4, Каждой адресной комбинации на входе матрицы 4 соответствует записанное значение корня и-й степени, представленное в двоичном коде и соответствующее значению адресной комбинации. Значение с выбирается в интервале

I/n. c I из необходимой погрешности искомого корня, а значение корня и-й степе1656530 ни в матрице 4 записывается с точностью до

I а знаков, где а = с - —.

Делитель 5 тактовой частоты сдвига аргумента представляет собой обычный делитель частоты с коэффициентом деления и.

Счетчик 6 тактовой частоты сдвига результата представляет собой обычный реверсивный счетчик с сигнализацией нулевого состояния и разрядностью х = !оц2с1.

Предлагаемое устройство работает следующим образом.

После занесения значения аргумента, представленного вдвоичном коде, всдвиговый регистр 1 блок 2 управления анализирует значения d старших разрядов сдвигового регистра 1. Если все d разрядов равны нулю, то блок 2 вырабатывает сигнал записи, который с выхода ЗАП поступает на вход ЗАП регистра 3 и по которому регистр 3 фиксирует в своих с младших разрядах значение результата, записанное в матрице 4 по адресу, соответствующему кодовой комбинации в I младших разрядах сдвигового регистра 1.

Если ходя бы один из d старших разрядов сдвигового регистра 1 не равен нулю, блок 2 подает тактовую частоту сх на тактовый вход Т сдвигового регистра 1 и на вход сх делителя 5. С выхода с/и делителя 5 поделенная тактовая частота поступает на суммирующий вход; "+1" счетчика 6, который считает количество тактов сдвига артумента. деленное на и. Сдвиговый регистр 1 на каждый такт частоты сх сдвигает значение аргумента на один разряд в сторону младших разрядов, Через каждые и тактов с> блок 2 управления анализирует значения

d старших разрядов регистра 1. Если все d разрядов равны нулю, блок 2 управления прекращает подачу частоты и вырабатывает сигнал ЗАП, по которому регистр 3 фиксирует в своих с младших разрядах промежуточное значение результата. Затем блок 2 подает тактовую частоту су на тактовый вход

Т регистра 3 и на вычитающий вход "-1" счетчика 6, который на каждый такт су де5

45 крементирует посчитанное значение количества тактов с>, деленное на п, Регистр 3 на каждый такт частоты су сдвигает значение аргумента на один разряд в сторону старших разрядов. На каждый такт су блок 2 управления анализирует состояние счетчика 6 по сигналу "=0" нулевого состояния.

Если сигнал "=0" счетчика 6 переходит в активный уровень, блок 2 прекращает подачу частоты с . На этом цикл работы устройства закончен, искомое значение результата находится в сдвиговом регистре 3.

Формула изобретения

Устройство для вычисления корня и-й степени, содержащее регистр сдвига аргумента, группы младших и старших разрядов которого соединены с адресным входом матрицы запоминающего устройства и первым входом анализа блока управления сдвигом соответственно, регистр сдвига результата, матрицу запоминающего устройства, блок управления сдвигом, о т л и ч аю щ е е с я тем, что, с целью сокращения аппаратурных затрат, оно содержит делитель тактовой частоты сдвига аргумента и реверсивный счетчик тактов сдвига результата, причем группа младших информационных входов регистра сдвига результата соединена с информационными выходами матрицы запоминающего устройства, вход делителя тактовой частоты сдвига аргумента и тактовый вход регистра сдвига аргумента подключены к выходу тактовой частоты сдвига аргумента блока управления сдвигом, суммирующий вход реверсивного счетчика тактов сдвига результата соединен с выходом делителя тактовой частоты сдвига аргумента, а вычитающий вход; объединенный с тактовым входом регистра сдвига результата, подключен к выходу тактовой частоты сдвига результата блока управления сдвигом, второй вход анализа и выход разрешения записи которого соединены соответственно с выходом нулевого состояния реверсивного счетчика тактов сдвига результата и входом записи промежуточного результата регистра сдвига результата.

Составитель И. Тимошенко

Редактор Л. Веселовская Техред M.Ìîðãåíòàë Корректор M. Демчик

Заказ 2052 Тираж 399 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101