Амплитудный анализатор

 

Изобретение относится к вычислительной технике и может быть использовано в амплитудных анализаторах например в ядерных спектрометрических исследованиях на автоматических необслуживаемых измерительных комплексах, к которым предъявляются требования высокой надежности . Цель изобретения - повышение надежности анализатора Амплитудный анализатор содержит кодировщик 1 амплитуды блок 2 формирования управляющих сигналов, блок 3 микропро. раммного управления , задатчик адресов 4 бпок памяти 5 арифметический блок 6 и выходной формирующий блок 8, а также коммутатор 7 Анализатор обладает повышенной надежностью за счет того, что выход из строя части блока памяти 5 блоков 6 или 8 не ведет к отказу анализатора в целом, Это обеспечивается автоматическим измексни ем конфигурации анализатора, в результате которого отказавшие части указанных блоков исключаются из процесса накопления и выхода информации а вся прежняя информация накапливается и выводится из работоспособных частей этих блоков 1 з п ф-лы. 6 ил. Ё а сл о сл сл 00

СОЮЗ СОВЕТСКИХ

СОЦИАЛ И СТИЧ Е СКИХ

РЕСПУБЛИК (я)s G 06 Е 15/36, 11/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4683145/24 (22) 25.04.89 (46) 15.06.91. Бюл. ¹ 22 (72) Ю.Ф,Курдя (53) 681.325(088.8) (56) Авторское свидетельство СССР

¹ 1252782, кл. G 06 F 11/00, 1986.

Цытович А.П, Ядерная электроника. M.:

Энергоатомиздат, 1984, с.285. (54) АМПЛИТУДНЫЙ АНАЛИЗАТОР (57) Изобретение относится к вычислительной технике и может быть использовано в амплитудных анализаторах, например в ядерных спектрометрических исследованиях на автоматических необслуживаемых измерительных комплексах, к которым предъявляются требования высокой надежности. Цель изобретения — повышение на. Ы 1656553 А1 дежности анализатора. Амплитудный анализатор содержит кодировщик 1 амплитуды, блок 2 формирования управляющих сигналов, блок 3 микропрограммного управления, задатчик адресов 4, блок памяти 5, арифметический блок 6 и выходной формирующий блок 8, а также коммутатор 7. Анализатор обладает повышенной надежностью за счет того, что выход из строя части блока памяти 5, блоков 6 или 8 не ведет к отказу анализатора в целом. Это . обеспечивается автоматическим изменением конфигурации анализатора, в резул тате которого отказавшие части указанных блоков исключаются из процесса накопления и выхода информации., а вся прежняя информация накапливается и выводится из работоспособных частей этих блоков. 1 з.п.ф-лы, 6 ил.

1656553

20

Изобретение отйосится к импульсной технике и может быть использовано в амплитудных анализаторах, например, в ядерных спектрометрических исследованиях на автоматических необслуживаемых измерительных комплексах, к которым предъявляют требование высокой надежности.

Цель изобретения — повышение надежности анализатора.

На фиг.1 показана схема амплитудного анализатора; на фиг.2 — схема блока формирования управляющих сигналов; на фиг.3— схема арифметического блока; на фиг.4— схема блока микропрограммного управления; на фиг.5 — схема задатчика адресов; на фиг,б — алгоритм работы блока микропрограммного управления, Амплитудный анализатор (фиг,1) содержит кодировщик 1 амплитуды, блок 2 формирования управляющих сигналов, блок 3 микропрограммного управления, задатчик адресов 4, блок 5 памяти, арифметический блок 6, мультиплексор 7, выходной формирующий блок 8.

Кодировщик 1 амплитуды предназначен для- преобразования амплитуды входных импульсов в цифровой код. Представляет собой аналого-цифровой преобразователь.

Блок 2 формирования управляющих сигналов (фиг.2) содержит элемент 9 ИЛИ, первый и второй формирователи 10, 11 импульсов (например, одновибраторы), триггер 12, элементы ИЛИ 13, 14, 15, Блок 2 формирования управляющих сигналов работает следующим образом.

При поступлении на синхровход 2 — 1 синхроимпульса от мультиплексора 7 или импульса переноса на вход 2 — 2 управления смещением адреса вход 2-2 запускается формирователь 10 импульсов, который совместно с элементами ИЛИ 13,14,15 формирует сигналы на выходах 2 — 5 управления доступом к памяти блока, по которым происходит выбор и чтение информации. из блока 5 памя и, По спаду сигнала с выхода формирователя 10 импульсов (стартовый выход 2 — 6 блока) новое число запоминается в арифметическом блоке 6 и запускается формирователь 12 импульсов, который совместно с элементами Mill 13, 14, 15 формирует сигналы на выходах 2 — 5 управления доступом к памяти блока, по которым происходит выбор и запись информации в блок 5 памяти, При поступлении импульса переноса на вход управлением смещением адреса 2 — 2 блока устанавливается триггер 11, который формирует сигнал смещения адреса блока памяти 5 на выходе 2-4 блока. Сигнал смещения снимается при поступлении син25

55 хроимпульса от мультиплексора 7 на синхровход 2-1 блока, При выводе информации из амплитудного анализатора для формирования сигналов; чтения и записи блока 5 используется группа входов управления доступом к памяти 2-3 блока формирования управляющих сигналов, на которые поступают управляющие сигналы от блока 3 микропрограммного управления, Блок 3 микропрограммного управления (фиг,4) содержит микропроцессор 16, узел постоянной памяти (УПП) 17, узел оперативной памяти 18, узлы 19 ввода — вывода, таймер 20.

Задатчик 4 адресов (фиг.5) реализует функцию временного хранения адреса (кода). поступающего от кодировщика 1 амплитуды или блока 3 микропрограммного управления, а также функцию формирования заранее известных адресов в режиме тестирования амплитудного анализатора.

Задатчик содержит генератор 21 тактовых импульсов (ГТИ), счетчик 22 импульсов, первый и второй мультиплексоры 23 и 24 с запоминанием. Выбор групп входов для подключения их на выходы мультиплексоров 23 и 24 осуществляется по сигналам

4 — 2 от блока 2 микропрограммного управления.

Блок 5 памяти служит для накопления информации.

Арифметический блок 6 (фиг.3) реализует функцию инкремента содержимого блока

5 и временного хранения нового значения, которое поступает на выходы 6-5, 6 — 8 арифметического блока 6.

Мультиплексор 7 подключает сигналы

6 — 6 и 6 — 7 промежуточного переноса с первой или второй части арифметического блока 6 на вход 2 — 2 управления смещением адреса блока 2 формирования управляющих сигналов, а также подключает синхрасигналы с синхровыхода кодировщика 1 амплитуды (в основном режиме) или синхровыхода задатчика адресов 4 (в режиме тестирования) на синхровход 2-1 блока 2, в зависимости от состояния адресных входов 7 — 3 третьей группы.

Выходной формирующий блок 8 служит для вывода информации из блока 5 памяти на выход устройства.

Амплитудный анализатор работает в режиме тестирования и в основном режиме (фиг.6).

При включении или при наличии сигнала на входе тестирования блока 3 микроI программного управления переводит амплитудный анализатор в режим тестирования. Он устанавливает на адресных входах 7 — 3 мультиплексора 7 сигналы а

1656553

30

50

/ (например 00), по которым сигнал 6 — 6 промежуточйого переноса с выхода арифметического блока 6 подключается через мультиплексор 7 к входу 6 — 4 логической единицы этого же блока. При этом в накоплении и выводе информации участвуют все части . лока 5 памяти, арифметического блока 6,,:ыходного формирующего блока 8.

Блок 3 микропрограммного управления выдает на вторую группу 4-2 входов данных эадатчика 4 и на группу 7 — 3 адресных входов мультиплексора 7 управляющие сигналы. по которым задатчик 4 выдает на свои выходы 4-4 данных заранее определенные коды от счетчика 22 импульсов, а синхроимпульсы с синхровыхода 4-5 через мультиплексор 7 поступают нэ синхровход 2-1 блока 2 формирования управляющих сигналов. При этом выходы кодировщика 1 амплитуды отключены.

По известным заранее адресам (кодам)

А, генерируемым задатчиком 4, и сигналам управления доступом к памяти 2 — 5, вырабатываемым блоком 2 формирования управляющих сигналов, в блоке 5 памяти происходит накопление информации, заключающееся в чтении числа по адресу А, которое представляет собой количество импульсов, хранящееся по этому адресу. Затем это число поступает на входы 6-1 и 6 — 2 арифметического блока 6, где к нему добавляется новое событие, т.е. +1. Новое число записывается сигналами 2-5 в блок 1 по тому же адресу А. При поступлении новых импульсов процесс, описанный выше, повторяется в течение времени экспозиции, которое задается таймером 20 блока 3 микропрограммного управления. По окончании времени экспозиции блок 3 микропрограммного управления начинает вывод информации, заключающийся в том, что на входы

4 — 2 второй груп и ы зада тчика адресов 4 поступают коды (адреса) от блока 3 микропрограммного управления и устанавливаются на входах первой группы блока 5. По сигналам

2 — 5, вырабатываемым блоком 2 формирования управляющих сигналов, происходит чтение накопленных в блоке 5 памяти чисел. которые через выходной формирующий блок 8 выдаются на входы 3 — 4 и 3 — 5 данных первой и второй групп блока 3 микропрограммного управления. После чтения блок 3 записывает по каждому адресу блока 5 число ноль.

Блок 3 микропрограммного управления сравнивает полученные в результате тестирования числа с заренее определенными значениями, которые хранятся в узле постоянной памяти 17 блока 3. Это можно Осушествить с помощью операций сравнения.Здесь возможны два варианта.

Первый вариант; все блоки исправны, тогда сравниваемые числа совпадают. Тестирование заканчивается, для чего блок 3 микроп рограммного управления устанавливает управляющие сигналы на второй группе входов 4-2 задатчика адресов 4 и на третьей группе 7 — 3 адресных входов мультиплексора 7. При этом на выходы данных

4 — 4 задатчика адресов и на синхро-вход

2 — 1 блока 2 формирования управляющих сигналов поступают соответ твенно адреса (коды) и синхросиналы от кодировщика 1 амплитуды. Амплитудный анализатор готов к работе в основном режиме, На вход устройства подается анализируемая последовательность импульсов. В кодировщике 1 амплитуды амплитуда входного импульса преобразуется в цифровой код, сопровождаемый синхросигналом на синхровыходе кодировщика 1 амплитуды. По этому коду (адресу) А; в блоке памяти 5 по сигналам 2 — 5 блока 2 формирования управляющих сигналов происходит накопление информации, как описано выше, в течение времени экспозиции. По окончании времени экспозиции блок 3 микропрограммного управления начинает вывод информации.

Второй вариант: один из блоков устройства неисправен, тогда полученные в результате тестирования числа не совпадают с заранее определенными. Блок 3 микрои рограммного управления устанавливает на адресных входах 7 — 3 мультиплексора 7 сигналы, по которым сигнал 6 — 6 промежуточного переноса с выхода арифметического блока 6 подключается через мультиплексор

7 к входу 2 — 2 блока 2 формирования управляющих сигналов. Тестирование амплитудного анализатора продолжается. При этом запоминание, накопление и вывод информации осуществляется в первой части блока

5 памяти арифметического блока 6 и выходного формирующего блока 8. Пусть число N, накопленное в блоке памяти 5 по адресу Аь за время Т < Тэ, будет 2 — 1, где Т вЂ” время

SI экспозиции, Я; — количество разрядов в первой группе выходов анализатора. При этом вторая часть (например, старшие разряды) блока памяти 5 арифметического блока 6 участия в накоплении информации еще не принимали.

При генерировании задатчиком адресов

4 адреса А число И поступает на входы 6 — 1 арифметического блока 6, где к немудобавляется новое событие, т.е, +1. При этом ма выходах 6 — 5 первой группы арифметическо-. го блока 6 присутствует нулевая информация, которая запишется в блок 5 памяти по

1656553 адресу Аь а на выходе 6 — 6 промежуточного переноса арифметического блока 6 появится сигнал .промежуточного переноса, который через мельтиплексор 7 поступит на вход 2-2 управления смещением адреса блока 2 формирования управляющих сигналов, При этом блок 2 формирует сигнал 2 — 4 смещения адреса, так что адрес А1, поступающий на входы адреса блока 5 памяти, равен А1 = А + Ао, где Ao — постоянное число, и сигналы 2 — 5, по которым произойдет накопление информации по адресу А в S1 разрядах блока памяти 5, При генерировании эадатчиком адре,сов 4 вновь адреса Ai сигнал смещения . адреса снимается, информация накапливается в 31 первых разрядах блока 5 до тех пор, пока накопленное число Ni не станет вновь равно 2 — 1, после чего повторится процесс, описанный выше, и к числу Nj, содержащемуся в блоке 5 памяти по адресу

А1, добавится новое событие, т.е. +1, Таким образом накопление информации происходит в первой части блока 5 памяти и арифметического блока 6. При этом число импульсов, соответствующих определенному коду А, содержится в младших разрядак.двух слов блока 5 по адресам А и А1, причем старшие разряды числа содержатся в S< младших разрядах по адресу А1, а младшие разряды — в 31 младших разрядах по адресу Аь

По окончании времени экспозиции начинается вывод информации, на входы 4 — 2 второй группы задатчика адресов 4 поступают коды (адреса) от блока 3 микропрограммного управления.

По адресам А и А, по сигналам 2-5 проихсодит чтение накопленных в блоке 5 чисел, которые через выходной формирующий блок 8 выдаются на входы блока 3 микропрограммного управления. Блок 3 микропрограммного управления формирует новое слово так, что 51 старших разрядов

его представляют собой $1 младших разрядов числа, считанного по адресу А, а младшие разряды содержатся в S1 младших разрядах числа, считанного по адресу А .(это можно осуществить, например, с помощью операций сдвига и логического умножения).

При этом информация, содержащаяся на выходах второй группы выходного формирующего блока 8, не учитывается. Далее блок

3 микропрограммного управления сравнивае г полученные в результате тестирования числа с эаренее определенными значениями. Здесь также возможны два случая. Неисправность произошла во второй части блока 5 памяти, арифметического блока 6 или выходного блока 8, тогда полученные и

10 заранее определенные числа совпадают.

Тестирование заканчивается, выходы данных кодировки кодировщика 1 амплитуды подключаются к входам данных задатчика адресов 4, Амплитудный анализатор готов к работе в основном режиме, которая осуществляется так, как показано выше. При этом накопление и вывод информации осуществляется в первой части блока 5 памяти, арифметического блока 6 и выходного. формирующего блока 8, Если неисравность произошла в первой части блока 5 памяти, арифметического блока 6 или выходного формирующего блока 8, тогда полученные и заранее определенные числа не совпадают.

Блок 3 микропрограммного управления устанавливает на входах 7--3 мультиплексора 7 сигналы, по которым сигнал 6 — б проме20 жуточного пеоеноса отключается от входа

2 — 2 блока 2 формирования сигналов, а подключается сигнал 6 — 7 переноса со второй части арифметического блока 6, одновременно на его вход 6 — 4 подается уровень

25 лог,1, Тестирование продолжается, при этом накопление и вывод информации осуществляется во второй части блока 5 памяти, арифметического блока 6 и выходного формирующего блока 8, аналогично тому, 30 как это происходит в предыдущем случае.

По окончании времени экспозиции начинается вывод информации, по адресам А. и А> происходит чтение накопленных в блоке

5 чисел, которые через выходной формиру35 ющий блок 8 выдаются на выход устройства и на входы блока 3 микропрограммного управления, Блок 3 микропрограммного управления формирует новое слово, так что Sz старших разрядов его представляют собой

40 Sz старших разрядов числа, считанного по адресу А, а младшие разряды содержатся в

52 старших разрядах числа, считанного по адресу А;. При этом информация, содержащаяся на вы45 ходах первой группы выходного формирующего блока 8, не учитывается, Далее блок 3 микропрограммного управления сравнивает полученные в результате тестирования числа с заранее определенными

50. значениями. Здесь возможны два случая.

Неисправность произошла в первой части блока 6 памяти, арифметического блока 6 или выходного формирующего блока 8, тогда полученные и заранее определенные чис55 ла совпадают, Тестирование заканчивается, выходы данных кодировщика 1 амплитуды подключаются к входам данных эадатчика 4 адресов, Амплитудный анализатор готов к работе в основном режиме. При этом накопление и вывод информации осуществляется

1656553

35 данных которого соединены с адресными .40

55 во второй части блока 5 памяти, арифметического блока 6 или выходного формирующего блока 8.

Если неисправность произошла в дру- гих блоках амплитудного анализатора, тогда полученные и заранее определенные числа нэ совпадают. Блок 3 микропрограммного правления выдает на выход устройства сигнал отказа устройства, В основном режиме работы блок 3 микроп рограммного управления устанавливает на адресной группе входов 7 — 3 мультиплексора 7 сигналы, определенные в режиме тестирования. В зависимости от их состояния накопление и вывод информации в устройстве осуществляется либо s обеих частях блока 5 памяти, арифметического блока 6, выходного формирующего блока 8, когда все блоки устройства исправны, либо в одной иэ двух частей перечисленных блоков, когда неисправность произошла в другой части. По внешнему сигналу, поступающему на вход тестирования, блок 3 микропрограммного управления переводит амплитудный анализатор в режим тестирования для определения работоспособной конфигурации устройства, как это было показано выше.

Формула изобретения

1. Амплитудный анализатор. содержащий кодировщик амплитуды, блок памяти, задатчик адресов, арифметический блок, блок микропрограммного управления и выходной формирующий блок, вход кодировщика амплитуды является входом данных устройства, а выходы данных кодировщика амплитуды соединены с входами данных первой группы эадатчика адресов, выходы входами блока памяти, входы-выходы данных первой группы которого подключены к соответствующим входам первого операнда арифметического блока, выходы данных первой группы которого соединены с первой группой входов-выходов блока памяти и с входами первой группы выходного формирующего блока, группа адресных выходов блока микропрограммого управления сое- динена с второй группой входов данных адресного блока, отл и ча ющи и с ятем, что, с целью повышения надежности анализатора, в него введены блок формирования управляющих сигналов и мультиплексор, синхровход и вход управления смещением адресов блока формирования управляющих сигналов соединены соответственно с первым и вторым выходами мультиплексора, первый и второй входы данных которого соединены с синхровыходами кодироащика

25 амплитуды и адресного блока соответствен- но, вход управления смещением адреса которого соединен с выходом управления смещением адреса блока формования управляющих сигналов, группа входов управления доступом к памяти которого соединена с одноименной группой выходов блока микропрограммного управления, выходы управления доступом к памяти блока. формирования управляющих сигналов подключены к одноименным входам блока памяти; вторая группа выходов данных которого соединена с второй группой входов= выходов данных арифметического блока, выходы второй группы данных которого соединены с второй группой входов-выходов данных блока памяти и с входами второй группы выходного формирующего блока, выходы первой и второй групп которого подключены соответственно к выходам устройства и к входам данных первой и второй групп блока микропрограммного управления, вход тестирования которого является одноименным входом устройства, а группа выходов управления переключением подключена к группе адресных входов мультиплексора, третий выход которого подключен к входу логической единицы арифметического блока, выходы промежуточного переноса которого соединены соответственно с третьими и четертыми входами данных мультиплексора, а стартовый выход блока формирования управляющих сигналов подключен к входу запуска арифметического блока.

2. Анализатор по п.1, о т л и ч а ю щ и йс я тем, что блок формирования управляющих сигналов содержит первый и второй формирователи импульсов, триггер и с первого по четвертый элементы ИЛИ, входы первого элемента ИЛИ соответственно подключен к R- u S-входам триггера и являются синхровходом и входом управления смещения адреса блока, а выход триггера соединен со входом первого формирователя импульсов, выход которого подключен к первому входу второго элемента ИЛИ и к входу второго формирователя импульсов, выход которого подсоединен к второму входу второго элемента ИЛИ и к первому входу третьего элемента ИЛИ, выход второго элемента ИЛИ подключен к первому входу четвертого элемента ИЛИ, вторые входы третьего и четвертого элементов ИЛИ являются группой входов управления доступом к памяти блока, а выход триггера, выходы третьего и четвертого элементов ИЛИ, выход первого формирователя импульсов являются соответственно выходом управления доступом к памяти и стартовым выходом блока.

1656553

1656553

1656553 дкл Уход тесто вданию

Цычислить Ю = 52(А ) 52(А ) (перейти ю юснюВнюй юенгим измерений: устнодить на оь ходах 5- 5 P,=Hi Jcmauopumb на оыходах а-1А =A2

5апустить шаймерИ

М; =угадан.

Оюсигналу om таймера 20: юстнп6, тай м а 2Ц чтение 5Ч5: лп адресам А;, йюести данные сйхпбп д-4, д-5

Ю=р1 юычислить У, = 51(А ) 51(А ) дычислить

gi =Sf(Aj), Яа

Н; =Изааан

Hem

Нет

Hem юычислить и с з л.1

Устрюйапдо неиспра дно

Фиг.о

Составитель И. Алексеев

Редактор M. Недолуженко Техред М.Моргентал Корректор Т. Палий

Заказ 2054 Тираж 418 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина. 101

Щей ти Забежим тест иродании

3станюбить на юыхюдах И й=49 усп анюоить на юыходах й-1 А-А1

3anyrmumb таймер 20 Та

Пп сигналу om т айюра 20:

0станюд. таймера _#_ чтение йу5: пю адресам Ai идеей и данные со юходоЮЯ-Ф, д-5 дюлжить аестиродание: анодить на &xodax 5- 5 12 = Of папустить таймер 2й

7ю сигналу от таймера 2Р: юстанюд, таймера 20 чтение ду5: по адресам А<, А, ддести данные сдхпйд 5-412рпдолжить тестирюдание:

Устанодить на Оыхюдах 5-5 Ю= М дапустить тай мер 2д

Псигналу om таймера 2O:

Oi*maeo() таймера 20, чтение И5; по адресам Аа А видеста данные с 5хпдю1д-5

+,=Хзадан, 8em

Устрой оп/п нсисп паню аа

ПередатК на юыходы

5-4, 5-5 нализатуа