Устройство для отображения информации на экране электронно- лучевой трубки
Изобретение относится к автоматике и вычислительной технике и может быть использовано для вывода информации из ЭВМ. Цель изобретения - повышение быстродействия устройства. Цель достигается введением триггера 8, инвертора 9, первого 10 и второго 11 элементов ИЛИ и соответствующих функциональных связей, а также исполнением контроллера 3 прямого доступа к памяти. Изобретение позволяет исключить простой микропроцессора, входящего в блок 1 управления, если для построения устройства отображения используется контроллер ЭЛТ, требующий режима прямого доступа к памяти. 1 з.п. ф-лы, 2 ил. ё
СОЮЗ СОВЕ ГСКИХ
СОЦИАЛИСТИЧЕСКИХ
РЕСПУБЛИК
ГОСУДАРСТВЕННЫЙ КОМИТЕТ ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ ПРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4668140/24 (22) 30.03,89 (46) 23.06.91. Бюл. ¹ 23 (71) Винницкий политехнический институт (72) В.И. Волынец, B.Ю. Мельниченко, Е,К. Гладко и И,Р. Чаюков (53) 681.327,11(088.8) (56) Зеленко Г.В. Дисплей для бытовой персональной ЭВМ,-Микропроцессорные средства и системы, 1985, ¹ 3, с. 60 — 70. ° Авторское свидетельство СССР ¹ 1456948, кл, G 06 F 3/153, 1987. (54) УСТРОЙСТВО ДЛЯ ОТОБРАЖЕНИЯ ИНФОРМАЦИИ НА ЭКРАНЕ ЭЛЕКТРОННО-ЛУЧЕВОЙ ТРУБКИ.. Ы 1658139 А1 (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано для вывода информации иэ ЭВМ, Цель изобретения — повышение быстродействия устройства. Цель достигается введением триггера 8, инвертора 9, первого 10 и второго 11 элементов ИЛИ и соответствующих функциональных связей, а также исполнением контроллера 3 прямого доступа к памяти, Изобретение позволяет исключить простой микропроцессора, входящего в блок 1 управления, если для построения устройства отображения используется контроллер ЭЛТ, требующий режима прямого доступа к памяти. 1 з.п. ф-лы, 2 ил. 1658139 Изобретение относится к автоматике и вычислительной технике и л ожет быть использовано для вывода информации иэ ЭВМ. Цель изобретения -- повышение быстродействия устройства. На фиг. 1 приведена структурная схема устройства; на фиг. 2 — структурная схема контроллера прямо о доступа к памяти, Устройство содержит блок 1 управления, первый блок 2 памяти, контроллер 3 прямого доступа к памяти, контроллер 4 электронно-лучевой трубки (ЭЛТ), второй блок 5 памяти, шинный формирователь 6, дешифратор 7, триггер 8, инвертор 9, первый 10 и второй 11 элементы ИЛИ, элемент И вЂ” НЕ 12, первую 13 и вторуго 14 системные шины и выходы 15. Контроллер 3 прямого доступа к памя ги содержит счетчик 16, регистр 17 сдвига, эле мент И вЂ” НЕ 18 и шинный формирователь 19. Блок 1 управления может бьп ь реализован на базе микропроцессора К58ОВМ80, а в качестве контроллера 4 ЭЛТ может быть использована микросхема К580ВС75, Устройство работает следующим образом. В начале каждого машинного цикла работы блока 1 управления формируется сигнал синхронизации на втором его выходе. который поступает на инвертор 9, в результате чего на второй вход перво о элемента ИЛИ 10 поступает логический "О". Ио срезу сигнала с первого выхода блока 1, который поступает на первый вход первого элемента ИЛИ 10, с выхода первого элемента ИЛИ 10 сигнал логического "О" через второй элемент ИЛИ 11 поступает на вход сброса триггера 8, в результате чего сигнал логического "0" с первого выхода триггера 8 поступает на первый вход первого элемента И вЂ” НЕ 12. запрещая формирование режима прямого доступа к памяти, и на управляющий вход шинного формирователя 6, который соединяет первую 13 и вторую 14 системные шины. Одновременно с этим сигнал логической "1" с второго выхода триггера 8 поступает на второй управляющий вход шинного формирователя 19, в результате чего выходы контроллера 3 переводятся в высокоимпедансное состояние. Кроме того, логическая "1" поступает на первыи вход второго элемента ИЛИ 11, снимая сигнал сброса на входе триггера 8. Если в текущем машинном цикле блок 1 обращается к блоку 5 памяти или контроллеру 4, то на выходе дешифратора 7 формируется сигнал логического "0", который по фронту сигнала с первого выхода 6noка 1 во втором машиннол такте устанавливает на первом выходе триг5 55 гера 8 сигнал логического "О", т.е. состояние устройства остается прежним. и блок 1 может произвести обращение к блоку 5 или контроллеру 4. В противном случае на первом выходе триггера 8 устанавливается сигнал логической "1", который поступает на первь;й вход элемента И-НЕ 12, разрешая прохождение сигнала с второго выхода контроллера 4 ЭЛТ на третий управляющий вход контроллера 3 и на управляющий вход шинного формирователя 6, который разъединяет первую 13 и вторую 14 системные шины, Сигнал логического "О" с второго выхода триггера 8 поступает на второй управляющий вход контроллера 3, подключая его выходы к второй системной шине 14 Таким образом, в этом случае возможна параллельная работа блока 1 микропроцессора по первой гистемной шине 13 и режим прямого доступа к памяти для обслуживания контроллера 4 ЭЛТ по второй системной шине 14. Режим прямого доступа к памяти осущесгвляется следующим образом, По фронту сигнала с первого выхода блока 1 во втором машинном такте на вторук. системную шину 14 подаются сигналы адреса контроллера 3, ко орые адресуют ячейку блока 5 памяти. Если к моменту среза си нала с первого выхода блока 1 во втором машинном такте контроллер 4 подаег сигнал запроса прямого доступа с второго своего выхода, сигнал логического "О", который поступает при этом на первый информационный вход регистра 17 сдвига. появляется на первом его выходе, гак как регистр 17 работает в режиме сдвига. Таким образом, формируется сигнал управления состоянием из блока 5. В третьем машинном такте на втором выходе регистра 17 также появляется гигнал логического "О", т.е. формируется сигнал управления записи в контроллер 4 ЭЛТ, В следующем такте эти сигналы сбрасываются. Кроме того, счетчик 16 формирует следующий адрес обращения к блоку 5 памяти, Если текущий машинный цикл содержит три машинных такта, то описанный процесс повторяется сначала, Если текущий машинный цикл содержит четыре или пять машинных тактов и на третьем управляющем входе «онтроллера 3 имеется активный сигнал, то в коайнем случае может сформироваться очереднои сигнал управления считыванием, однако сигнал записи и следующии адрес не формируются, погкольку регистр 17 устанавливается в режим параллельной записи, т.е. на управляющий вход регистра 17 через элемент И- НЕ 18 поступает сигнал логического "0". 1658139 Процесс регенерации иэображения на экране ЭЛТ достигается тем, что в конце отображения кадра контроллер 4 формирует сигнал гашения кадра на первом выходе, который по управляющему входу счетчика 5 16 записывает íà его выходы сигналы логических "0" с информационного входа, в результате чего устанавливается адрес начальной ячейки блока 5 памяти. Предлагаемое устройство для отобра- 10 жения на экране ЭЛТ поэволяе1 полностью исключить простои микропроцессора, входящего в блок 1 управления при использовании контроллера ЭЛТ, который требует режим прямого доступа к памяти. Таким об- 15 разом, существенно повышается быстродействие устройства, вследствие чего 0HQ может быть использовано для работы в реальном масштабе времени. Формула изобретения 20 1, Устройство для отображе((ия информации на экране электронно-лучевой 1рубки (ЭЛТ), содержащее первый и второй блоки памяти, дешифратор, триггер, шинный формирователь KQHTpoлг>Bp прямого 25 доступа к памяти, контроллер ЭЛТ, элемент И-НЕ, блок управления, входы-выходы I oJ 0Ðoão lI0j1KItIo4BHI I к пеРвой сt1. тем»о,1 IUI1 не, перВый ВыхОд 1 ригг>!рн It(! j.: fl tt)нен первому входу элемента И вЂ” Н и f.llt,!вл ..(, 10 щему входу шинного +op>»t)(н»«лч, . «р— вые информационны - ()ход:,I-Bk. :<,) It„ которого подключень, к первой c!Ic)ем(lt t ШИНЕ, ВЫХОД КОНтрОЛЛЕра ПряЛ;Ог, д . т. (» к памяти соединен с управляюн(l(1 >:..r-,: м 35 контроллера ЭЛТ, перный Ithl.ojl, > »орэго соединен с первылл ynpaBr)>II;I,I .)л „:Одо(1 контроллера прямого доступа к (. (;1;1 О ХОДЫ ГРУППЫ КСтОРОГО СОНДИ((Е> - t,гг(. СИ TЕМHОЙ ШИHОИ, BХОДЫ t)! хг)f! t г в., I 8Î(О И - ( второго блоков па>взяти соеди(ены:оотве)ственно с первой и второй систг M Ihl. 1:; Utn нами. входы-выходы ко((трпллера ЭЛ ) соединены с второй систе лной (((«н0.1, 810 рые информационные входы-вы:коды ш(1> - 15 ного формирователя подклк1чен>(ы:. к второй системнпй шине, информационный вход дешифраторг гop! vtHF>t (. лепной с«с тЕМНОй ШИНОЙ, ВЫХОДЫ ГРУППЫ < Эн:РолЛЕРВ ЭЛТ являются выходэми устпойства о T л .1 50 ч а ю щ е е с я тем, что, с I! ель «Овын.F.HH-. быстродействия устройств», Онп - Одер. «1( инвертор, первый и второи ле>1е(11(::,(J1 первый выход блока управления подключен к первому входу первого элемента ИЛИ и тактовыми входами триггера и контроллера прямого доступа к памяти, втОрой управляющий вход которого подключен к второму выходу триггера, соединенному с первым входом второго элемента ИЛИ, выход которого подключен к входу сброса триггера, информационный вход которого соединен с выходом дешифратора, второй выход блока микропроцессора соединен с входом инвертора, выход которого подключен к второму входу первого элемента ИЛИ и входу сброса контроллера прямого доступа к памяти, третий управляющий вход которого соединен с выходом элемента И-НЕ, второй вход которого соединен с вторым выходом контроллера ЭЛТ, выход первого элемента ИЛИ соединен с вторым входом второго элемента ИЛИ, первый и второй информационные входы контроллера прямого доступа к памяги являются входами сигналов "Лог О", и "Ло(. 1" c00(BBTI:TBOHHO. 2. Устройс во по и 1, о т л и ч а ю щ е ес я тем. что контроллер прямою доступа к памяти содержит элемент И-НЕ, регистр ,:двигг, счетчи-, шиннь>й формирователь. выкojktl Kolopo(o яв-лк)(ся вы..(. jtBMvI груп (>ы кОнтроллера. >)нформационные входы ()) и )ы шинного форллировлтеля под(., юче, h, v, выкодч с::етч«лэ информациочный и ) to ) BftB ющии Bxoj(ht >(oi <1рОГО я(л|(я ются г>ернь м(и(фО()л;»ц>10нн» и уl)pi)I)i)>I>O дим НК:)ДВМИ КОНтРОЛЛЕРг СОО1НЕтетВЕННО, ПЕРвый Bt: код регис(pB сдн«гэ (. .)еди>-(енный с I ..рнь м ()(фООM!!!t.энным B õr .t)M шичного >)Оолл(лрователя, > .Bf)>)ere(I выкодол1 h(н1ролл ра второй выход регистра сдн(1 а соеди")н 13KTI! Bh м вкодол) c етчи>B первым эхоjkto>4 элеме ITB И-НЕ и втг рым и> фсрмаЦИОННЫМ ВХОДСM ШИННОГО (т ОРллИРОВатЕЛЯ, упраkt (яю(ц(лй вход к010рогÎ яk)ëяеTot(втоpblM у(1равляющим в одом кг чтроч()ppa. ПЕРВЫЙ ИНфОРМаЦИОННЫй ВХОД РвгИСтРа :, ðèãà является гретьим управля ощим входом контроллера второ« (1 грети (информационный входы регистра сд",>1(а являются вторым информационным (° д,-,(.1 s нтроллера. тактовый вход регистра сде>1га чнляется тактовым входом контроллера управляющий нкод р..ги-.тра сдвига coFp«H p>t с выкодом . ломе>:-B И вЂ” НF. второй вход котг)ро(О яяляетLR входом сброса контроллера 1658139 Составитель А.Коробов. Техред M,Ìoðãåíòàë Редактор Н.Гунько Корректор С,Черни ! Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 Заказ 1713 Тираж 416 Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР 113035, Москва. Ж-35, Раушская наб.. 4/5
