Дельта-декодер
Изобретение относится к вычислительной технике и технике связи. Его использование в системах передачи информации позволяет повысить точность восстановления сигналов. Дельта-декодер содержит сумматор 1, буферный регистр 2, блок 3 умножения на постоянный коэффициент и триггер 4. Благодаря введению блока 5 вычисления оценок, буферных регистров 6, 8 и цифроаналогового преобразователя 7 обеспечивается более полный учет связей соседних отсчетов сигнала. 1 ил.
СОЮЗ СОВЕТСКИХ
СОЦИАЛИСТИЧЕСKVIX
РЕСПУБЛИК (5Н5 Н 03 М 3/02
ГОСУДАРСТВЕННЫЙ КОМИТЕТ
ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ
ПРИ ГКНТ СССР
ОПИСАНИЕ ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4410555/24 (22) 15.04.88 (46) 23.06.91. Бюл. N. 23 (71) Рижский политехнический институт им. А. Я. Пельше (72) Г, Н. Котович, И. M. Малашонок, А, И, Палков и И. О, Флейшман (53) 621.376.56(088,8) (56) Величкин А, Н. Передача аналоговых сообщений по цифровым каналам связи,—
М.; Радио и связь, 1983, с. 154-156, Авторское свидетельство СССР
N1365364,,кл, Н 03 М 3/00, 1986.
Авторское свидетельство СССР
М 1425839, кл. Н 03 М 3/02, 1987, Авторское свидетельство СССР
М 1571767, кл. Н 03 М 3/04, 08.04,88, Bell System Technical Journal, 1971, ч, 50, М 2, рр,461, 462, fig, 2, 3.
„, Ж„„1658385 А1 (54) ДЕЛЬТА-ДЕКОДЕР (57) Изобретение относится к вычислительной технике и технике связи. Его использование в системах передачи информации позволяет повысить точность восстановления сигналов. Дельта-декодер содержит сумматор 1, буферный регистр 2, блок 3 умножения на постоянный коэффициент и триггер 4, Благодаря введению блока 5 вычисления оценок, буферных регистров 6, 8 и цифроаналогового преобразователя 7 обеспечивается более полный учет связей соседних отсчетов сигнала. 1 ил, 1658385 (2) |
P(S(l)) = P(SI,... S1). где P(Sk/Sk 1) 40
Изобретение относится к вычислительной технике и технике связи и можеть быть использовано в системах передачи информации.
Цель изобретения — повышение точности восстановления сигналов.
На чертеже представлена блок-схема дельта-декодера.
Дельта-декодер содержит сумматор 1, первый буферный регистр 2, блок 3 умножения на постоянный коэффициент, триггер 4, блок 5 вычисления оценок, второй буферный регистр 6, цифроаналоговый преобразователь (ЦАП) 7 и третий буферный регистр 8. На чертеже обозначены информационный и тактовый входы 9 и 10.
Блок 3 умножения на постоянный коэффициент и блок 5 вычисления оценок могут быть выполнены на ПЗУ, Для объяснения принципа работы дельта-декодера рассмотрим решение задачи синтеза дельта-кодека для гаусс-марковского процесса. Считаем входной сигнал, представленный отсчетами SI, SI-1, SI-г, SI-3,...$2
S1, которые квантуются кодером в порядке возрастания индекса. Таким образом, имеем вектор отсчетов . (!) = (S), $)-1„...S1). размерностью 1, имеющий совместную плотность вероятностей
Для гаусс-марковского процесса
Р($(!)) = P(SI/SI 1) P(SI-1/SI-2) ... P($2/$1) P($ 1), 2 х exp(— ) „()) 2 0(1 — Ф) где D — дисперсия сигнала S;
R — коэффициент корреляции соседних отсчетов си",íàëà S.
В результате последовательного сравнения значения $1. $2, $3 с порогами квантования hi, h2, h3 передаются цифровые сигналы Х1, Хг, Х3..., характеризующие диапазон принадлежности величины Sk. Так, например, если Хк = 1, то Sk > hk и, следовательно, диапазон $)(— Ик =(hk, о((в противном случае О)(=- ) — (х), h k (.
Таким образом, образуются векторы переданных сигналов Х(!) =- (Х),...X;) и областей квантования О(!) = (O,O2....H ).
Точное решение, полученное для синтеза наилучшей, с точки зрения минимума мощности ошибки восстановления струк1уры, имеет вид системы i уравнений с! неизвестными
5,«R5,+)ь, 2 Р((-R l) Р(5(()1ь! ь()1
Q (l
5; «!); ь,- —,,(г „,.ь,,),ã"„, I ь(ьщд ь! (I((1 5„-)ь „, Система (2), хотя и имеет решение. од10 нако не может в таком виде быть основой для синтеза оптимального декодера, Чтобы обеспечить возможость практической реализации алгоритма, будем считать, что оценки сигнала, полученные при задержке
15 более чем 2 такта, практически равными, т.е.
Sk = $к при k ) I — 2. Здесь верхний индекс
I-1 указывает на номер такта, в котором производится оценивание отсчета S)(, Так,например, обозначение S) 2) означает оценку
20 отсчета $(-2, получаемую в I-м такте. С учетом этого перепишем (2) в виде
5,=)(5(, ; 2 .Р(1-R ) P(5(;))с(5 ())
5;, - (6 .,+5, )+х),2 ) P(5((I)(15(;I)
)5;.ь*)); Ь
5 -5. в (-t Ь-«
Первое уравнение описывает оптимальную оценку текущего отсчета, второе — пред30 шествующего. Для кодера S; = RS)-1 + XI А где А= const — шаг квантования в кодере.
Приравняв два выражения и произведя интегрирование для SI получим систему
5 . «RS,, i !) - R5 . - х; (1 — 5 5
Ь«(-q* l ° а*
5. ° 5 -e где б ;. г I>i(-R ) ) p(5())ь(5(()
5; ° )ь;
Ь . б) 1(ь)- — (e dr интеграл вероятностей.
Ii Гн
Полученную систему удобно переписать в виде рекуррентных уравнений
45 (4 — а) SI = RS; 1 -) Х; А (4-в) S; --R(SI- - S-1 )+ Х А (4-г) S)-1 — S) 1
Первое из этих уравнений формирует
55 оценку текущего отсчета, второе формирует оценку предыдущего отсчета с учетом ему предшествовавшего и последующего отсчетов, что повышает точность оценивания. Величина д является вспомогательной.
1658385
Следует отметить, что дополнительным достоинством дельта-декодера является отсутствие аналоговых элементов, что делает устройство стабильным и высокотехнологичным.
Составитель О.Ревинский
Редактор B.ÁóãðåíêåBà Твхред М.Моргентал Корректор М.Шароши
Заказ 1722 Тираж 466 Подписное
ВНИИПИ Государственного комитета по изобретениям и открытиям при ГKt1T СССР
113035, Москва, Ж-35, Раушская наб.. 4/5
Производс1венно-издательский комбинат "Патент, г. Ужгород. ул.Гагарина 101
Дельта-декодер работает следующим образом.
Входной цифровой сигнал Xi поступает на первый вход сумматора 1, где. складываясь с порогом квантования h< на 5 вторых входах сумматора 1, образует оценку Si = h1+ XI А согласно уравнению (4 а), 1 которая поступает на входы регистра 2 и в следующем такте работы, пройдя через блок 3, умножается на постоянный коэффи- 10 циент R, В результате сформируется предсказанное значение пн1 = S i R на ! следующий такт, Входной сигнал Xi поступает на вход триггера 4, обеспечивающего задержку входного сигнала на один такт, в 15 результате чего на первом и втором входах блока 5 в 1-м такте будет присутствовать соответственно значение Xi м ХР1. На третьих входах блока 5 находится значение текущей оценки, на четвертых — предыдущее 20 значение вспомогательной величины д -1, находящейся в регистре 6, на пятых — значения оценки Si-ã, находящейся в регистре
8. По имеющимся значениям Хь ХР1, Я, di 1, Si 1 в соответствии с формулами (4-6) и 25
1 (4-в) блок 5 выдает соответственно на первые и вторые выходы оценки д и Si t .
Оценка Яи, представляющая собой задержанную на такт оценку отсчета входного сигнала, пройдя ЦАП 7, образует выходной 30 сигнал Я(с) декодера, а пройдя регистр 8. в следующем такте образует оценку отсчета
S -1 задержанную на два такта, которая будет использоваться в следующих тактах работы декодера. 35
Таким образом, можно констатировать точное соблюдение полученных ранее рекуррентных соотношений (4 — а) — (4-г), которые позволяют достичь более точного восстановления сигнала за счет более пол- 40 ного учета связей соседних отсчетов сигнала и нелинейной связи этих отсчетов с принимаемым цифровым сигналом.
Формула изобретения
Дельта-декодер, содержащий триггер, информационный вход которого является информационным входом дельта-декодера, тактовый вход триггера объединен с тактовым входом первого буферного регистра и является тактовым входом дельта-декодера, выходы первого буферного регистра соединены через блок умножения на постоянный коэффициент с первыми входами сумматора, выходы которого подключены к информационным входам первого буферного регистра, отличающийся тем, что, с целью повышения точности восстановления сигналов, в дельта-декодер введены второй и третий буферные регистры, цифроаналоговый преобразователь и блок вычисления оценок, первый вход которого объединен с вторым входом сумматора и подключен к информационному входу дельта-декодера, выход триггера соединен с вторым входом блока вычисления оценок, третьи входы которого подключены к выходам сумматора, первые выходы блока вычисления оценок соединены с информационными входами второго буферного регистра, тактовый вход. которого объединен с тактовым входом третьего буферного регистра и подключен к тактовому входу дельта-декодера, выходы второго и третьего буферных регистров соединены соответственно с четвертыми и пятыми входами блока вычисления оценок, вторые выходы которого подключены к информационным входам третьего буферного регистра. и входам цифроаналогового преобразователя, выход которого является выходом дельта-декодера.
