Параллельный асинхронный регистр на кмдп-транзисторах

 

Изобретение относится к вычислительной технике и может быть использовано при построении устройств приема и хранения информации. С целью упрощения регистра, содержащего ячейки памяти (ЯП) 1 - 3, состоящие из инверторов 4, 5, ключевого элемента на транзисторе N-типа 6 и элемента блокировки на транзисторе P-типа 7, управляющий триггер 8 на элементах И - ИЛИ - НЕ 9 и И - НЕ 10, логический элемент 13 на транзисторах P-типа 14 и N-типа 15, 16, в него введены элементы И - НЕ 11, 12 и коммутационный элемент на транзисторе P-типа 17. Входы элемента И - НЕ 11 соединены с управляющим 18 и информационными 23 - 25 выходами ЯП 1 - 3, а выход - с входом элемента И - НЕ 10 управляющего триггера 8, выход элемента И - ИЛИ - НЕ 9 которого соединен с первым входом элемента И - НЕ 12. Второй вход элемента И - НЕ 12 соединен с выходом элемента 13, а выход является выходом 22 индикации моментов окончания переходных процессов регистра. При этом исток транзистора P-типа 17 соединен с его шиной напряжения питания, затвор - с управляющим входом 18, а сток - с входом питания инверторов 5 ЯП 1 - 3. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (54)5

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К. АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4658316/24 (22) 06,03.89 (46) 23.07.91. Бюл. hh 27 (71) Ленинградский электротехнический институт им. В.И.Ульянова (Ленина) (72) Б.С.Цирлин, В.И.Варшавский, А.Ю.Кондратьев и В.А. Романовский (53) 681.327.66(088,8) (56) Автоматное управление асинхронными процессами в ЭВМ и дискретных системах. /

Под ред. В.И.Варшавского. — M.: Наука, 1986. с.355, рис.11, 19, Авторское свидетельство СССР

М 1354249, кл. G 11 С 19/00, 1987. (54) ПАРАЛЛЕЛЬНЫЙ АСИНХРОННЫЙ РЕГИСТР НА КМДП-ТРАНЗИСТОРАХ (57) Изобретение относится к вычислительной технике и может быть использовано при построении устройств приема и хранения информации. С целью упрощения регистра, содержащего ячейки памяти (ЯП) 1 — 3, состо„„ЯХ „„1665405 A1 ящие из инверторов 4, 5, ключевого элемента на «ранзисторе и-типа 6 и элемента блокировки на транзисторе р-типа 7, управляющий триггер 8 на элементах ИИЛ И-Н Е 9 и И-Н Е 10, логический элемент 13 на транзисторах р-типа 14 и и-типа 15, 16 в него введены элементы И-НЕ 11, 12 и коммутационный элемент на транзисторе р-типа 17. Входы элемента И-НЕ 11 соединены с управляющим 18 и информационными 2325 выходами ЯП 1 — 3, а выход — с входом элемента И-НЕ 10 управляющего триггера 8, выход элемента И-ИЛИ-НЕ 9 которого соединен с первым входом элемента И-НЕ 12.

Второй в:,од элемента И-НЕ 12 соединен с выходом элемента 13, а выход является выходом 22 индикации моментов окончания переходных процессов регистра, При этом исток транзистора р-типа 17 соединен с его шиной напряжения питания, затвор — с управляющим входом 18, а сток — с входом . питания инверторов 5 ЯП 1-3. 1 ил.

1665405

Изобретение относится к вычислитель- ход последнего, откуда на затворы транзиной технике и может быть использовано при сторов 7 ячеек 1 — 3 памяти, транзисторы 6. построении устройств приема и хранения которых закрыты низким потенциалом с упинфо рмации. равляющего входа 18 регистра. ТранзистоЦель изобретения — упрощение регист- 5 ры 7 ячеек памяти 1-3 открываются.и ра, информация с информационных входов 19На чертеже приведена схема регистра. 21 поступает на входы инверторов 4 ячеек

Регистр содержит ячейки 1 — 3 памяти, 1-3 памяти, при этом, если в данную ячейку каждая из которых состоит из первого 4 и памяти записывается нуль, т.е. на соответвторого 5 инверторов, ключевого элемента 10 ствующий информационный вход подан

6 на транзисторе и-типа и элемента 7 блоки- низкий потенциал, то ее состояние не измеровки на транзисторе р-типа, управляющий няется и на выходе инвертора 4 этой ячейки триггер 8, выполненный на элементах И- памяти потенциал остается высоким. Если

ИЛИ-НЕ 9 и И-НЕ 10,.элементы И-НЕ 11 и же в ячейку памяти записывается единица, 12, логический элемент 13, выполненный на 15 т.е. на соответствующий информационный транзисторах о-типа 14 и и-типа 15 и 16, и вход подан высокий потенциал, то на выхо, коммутационный элемент на транзисторе р- де инвертора 4 этой ячейки памяти появля гипа 17. ется низкий потенциал, поскольку на его

На чертеже показаны также управляю- входе устанавливается высокий потенциал щий вход18, информационные входы 19 — 21, 20 (сопротивление транзистора 7 меньше совыход 22 индикации моментов окончания противления транзистора и-типа инвертора переходных процессов регистра, информа- 5данной ячейки памятии транзистор 7 "пеционные выходы 23 — 25, шина 26 напряже- ретягивает". инвертор5). Послетого, какин, ния питания и шина 27 нулевого формация запишется во ace ячейки 1-3 потенциала. 25 памяти и потенциалы на выходах их инверРегистр работает следующим образом. торов 4 станут противоположными потенциВ исходном состоянии на управляющий алам на информационных входах 19-21, вход 18 регистра подается высокий потен- произойдет переключение элемента 9 упциал, который открывает транзистор 6 каж- равляющего триггера 8. Заметим, что при дой ячейки 1 — 3 памяти и закрывает 30 наборе значений на информационных вхотранзистор 17, а на выходе элемента 13, т.е. дах 19-21, не требующем переключения на стоках его транзисторов 14-16 также име- ячеек 1 —.3 памяти, срабатывание. элемента 9. ется высокий потенциал, который закрыва- триггера вызывается только появлением ет транзистор 7 ячеек 1-3 памяти. При этом низкого потенциала на выходе элемента 13. на входе инвертора 4 каждой ячейки 1 — 3 35 Одновременно с этим низкий потенциал, памяти появляется низкий потенциал (ин- поданный на управляющий вход 18 региствертор 5 каждой ячейки 1-3 памяти отклю- ра, вызывает появление высокого потенци чен от шины питания регистра закрытым ала на. выходе элемента И-НЕ 11. транзистором 17 и не препятствует этому), Переключение элементов И-ИЛИ-НЕ 9 и И а на выходе инвертора 4 — высокий потенци- 40 НЕ 11 вызовет, в свою очередь, срабатываал, т,е. ячейки 1 — 3 памяти находятся в нуле- ние элемента И-НЕ 10 управляющего вом состоянии. В результате на выходе триггера 8, на выходе которого появится элемента 11 имеется низкий потенциал, на низкий потенциал, закрывающий транзивыходе элемента И-НЕ 10 управляющего стор 15 и открывающий транзистор 14 эле-. триггера8 — высокий потенциал,а на выходе 45 мента 13, в результате чего на выходе элемента И-ИЛИ-НЕ 9 этого триггера — низ- последнего появится высокий потенциал кий потенциал, который поступает на вход (транзистор 16 этого элемента закрыт высоэлемента И-НЕ 12 и на его выходе имеется . ким потенциалом с выхода элемента Ивысокий потенциал, т.е. на выходе 22 реги- ИЛИ-НЕ 9). Таким образом, на обоих входах стра в начальном состоянии имеется высокий 50 элемента 12 появятся высокие потенциалы . потенциал, свидетельствующий о готовно- с выходов элементов И-ИЛИ-НЕ 9 и 13, что сти регистра к приему кодов с информаци- вызовет появление низкого потенциала на онных входов 19 — 21. выходе элемента И-НЕ 12, т.е. управляюПосле того, как на информационных щем выходе 22 регистра, которое является входах 19 — 21 ячеек 1 — 3 памяти установятся 55 признаком завершения процесса записи. потенциалы, соответствующие значениям Кроме того, высокий потенциал с выхода разрядов записываемого кода, на управля- элемента 13 закроет транзисторы 7 ячеек ющий вход 18 регистра подается низкий по- 1 — 3 памяти, т,е. сделает эти ячейки нечувсттенциал, который через открытый вительными к изменениям потенциалов на транзистор 15 элемента 13 поступает на вы- информационных входах 19-21: "отсечет"

1665405

10

20

30

50 эти ячейки памяти от информационных входов, После этого произвольным образом могут изменяться сигналы на информационных входах 19-21 ячеек 1 — 3 памяти с тем, чтобы к моменту следующей записи кода в регистр на.этих входах были установлены потенциалы. соответствующие значениям разрядов записываемого кода, Перед новой записью кода в регистр последний должен быть возвращен в исходное состояние, для чего на управляющий вход 18 регистра подается высокий потенциал, Это приведет к открыванию транзисторов 6 ячеек 1 — 3 памяти и закрыванию . транзистора 17, что, в свою очередь, вызовет появление низких потенциалов на входах инверторов 4 этих ячеек, а затем— высоких потенциалов на выходах этих инверторов. После того, как все ячейки 1 — 3 памяти. перейдут в нулевое состояние на выходе элемента И-НЕ 11 появится низкий потенциал, что вызовет появление на выходе элемента И-НЕ 10 управляющего триггера 8, а затем - низкого потенциала на выходе элемента И-ИЛИ-НЕ 9 этого триггера. Последнее приведет к появлению высокого потенциала на выходе элемента И-НЕ

12, т.е. на управляющем выходе 22 регистра, которое является признаком завершения переходных процессов при возврате регистра в исходное состояние.

Затраты оборудования при реализации предложенного регистра составляют (12n+18) КМДР транзисторов, где п — число ячеек памяти регистра. В известном регистре эта величина равна соответственно (26п+22), т.е. имеет место упрощение параллельного асинхронного регистра при любом числе и ячеек памяти.

Формула изобретения

Параллельный асинхронный регистр на

КМДП-транзисторах, содержащий и ячеек памяти, каждая из которых состоит из двух инверторов, причем вход и выход первого инвертора соединены соответственно с выходом и входом второго инвертора, управляющий триггер на элементах И-ИЛИ-НЕ и

И-НЕ, причем первый вход элемента И-НЕ соединен с выходом элемента И-ИЛИ-НЕ, а выход — с первыми входами и групп элемента И-ИЛИ-НЕ, вторые входы которых соеди-. нены соответственно с выходами первых инверторов соответствующих ячеек памяти и являются информационными входами регистра, и логический элемент, выполненный на двух транзисторах и-типа и транзисторе р-типа, затвор которого соединен с затвором первого транзистора и-типа логического элемента и выходом элемента И-НЕ управляющего триггера, а сток — со стоком первого транзистора и-типа логического элемента, отличающийся тем, что, с целью упрощения регистра, он содержит коммутационный элемент, выполненный на транзисторе р-типа, и два элемента И-НЕ, причем выход первого элемента И-HE соединен с вторым входом элемента И-НЕ управляющего триггера, п входов — с выходами первых элементов НЕ соответствующих ячеек памяти, а (и+1)-й вход является управляющим входом регистра, выход второго элемента И-НЕ является выходом индикации моментов окончания переходных процессов регистра, первый вход соединен с выходом элемента И-ИЛИ-НЕ управляющего триггера и стоками первого и второго транзисторов и-типа логического. элемента регистра, исток второго транзистора и-типа соединен с истоком транзистора р-типа логического элемента и (и+1)-м входом первого элемента И-НЕ, а затвор — с выходом элемента И-ИЛИ-НЕ управляющего триггера, а исток транзистора р-типа логического элемента соединен с шиной напряжения питания регистра, а в каждую ячейку памяти регистра введены элемент блокировки на транзисторе р-типа и ключевой элемент на транзисторе п-типа, исток которого соединен с шиной нулевого потенциала регистра, сток — с входом первого инверторэ данной ячейки памяти, э затвор — с (n+1)-м входом первого элемента И-НЕ и затвором транзистора р-типа коммутационного элемента, исток которого соединен с шиной напряжения питания регистра, а сток — с входом питания второго инвертора кэждой ячейки памяти, исток транзистора р-типа элемента блокировки каждой ячейки памяти соединен с третьим входом соответствующей группы элемента И-ИЛИ-НЕ и является соответствующим информационным входом регистра, сток соединен с входом первого инвертора данной ячейки памяти, а затвор — с вторым входом (и+1)-й группы элемента И-ИЛИ-НЕ управляющего триггера.