Вход (, .. БхОд) триггера 1 ° Ia zir(Q)oj. мационный вход ()- :-ход) тр:! > Гс ра 1 7 подается логическпи H(>",, При поступленин сигнала н;. Oi! ITxp! ))! .,»pу)(с Г((й зхОД (<С Вход) т )и(Гcpa 1 (г(следний 3Q с ганаьливается в иу:)он-.(, (то-ние г 1,(>)аб т (вне г CI < "Ii 1, i » (с ; (( г;(ть для отла)(О!Пас:.(ой )(р(i pat. .:.. микропроцессОрной системы r(a . J)i oM в . моде 21 спнхро ни(a)jjjit ус, po;(с; )(а „ э О
Одновременно ну<не> Ой пг))а:(с,,; (хода триггера 11 подается в HztJ« fje".: Ого маскируемого спг нала пр p:,(г(ан)!я("INT7" для отла? л(ва«> (PJ ) 3?> I (epea первый выход 21 сг!г)хрониза((ии устройства.
Под воздействием !со((би) аl!..r(1 двоичных сигналов, хранящс йс. i) рс гистре
6ь ПЕРВЫЙ СЕЛЕКТОР / TIPOi)УСКает ГОЛЬКо один Опрсделенн)й ра-.)())3-. l ;.(lli,; уli равл(ния от>(а -ивае((о!(17Н (р и) Оцс.с.сорной системы, напримс.р II1 — <И((пал . !
rачала каждого ма(1;иннс)г;. кла или
ТаКТОВ! )J(f)MII)ь. IЬГ 1:<<<(
ыьнного тактa (,I) з:lг>>!Гимост" oт Ipe— буемой глубины дос:тонер;: ти () н«ционированпя аппаратно-про"ра "п)ых
Средств), с четвертного ии,7)ор::;ацпо);ного входа 24 устройс гг)а !(а г.ход формиОО (рователя 2б сигн>)ла ззчис): . .(а „то рсгй вход элеме. та ИЛИ 8, сп(гнг).! с выхода которого посту)(ает и; с !етный вход первого двопчногс счетчика 9.
iO»iIh! 1 ) ул) > l<>t * ) 1 (- ),р((a( му(òèïëе«с. р,(1о:, и>1< сT! 1ГK(Ора 1 . ((.(!.. . (:., Ij Hj>О<)С )Р ,i1! ) ОД!(o J P("и(н! .L!i! с . (".:". i! «" 1 < г" (=. 1(i(< )i
j (ò::f) -, 1 Jj»I; (>">1,, -, » (< . ЛС <>1(1 (.. б > (()в! Flf>i )< Ijpi) )3)! I ни) I < <) ><> Р Г! ((3 н <<(1(> ( пег)е; а"-l-ó !1:(J: . О la>(ii)5 с ".; > г, Тре (1! ÃО 2 > 1 (P (3! рТОГО 4 >)>.Фср((1>(1((1нн(Г" вхсдсl уc (<)o(i!. (z)i н . инфо д("а"
I!T1<) Hit! (P < (ОДЫ ГО!! Т)< Е f CТ) < НС ()JIOKOF б<, (. )с 7)нс>й и;11(Я "11:):! pc(::> I ), . V(1>срн(1((Паиятп Панн>ь). 1,. >((1. » ПНСП;1;(1;)
c n(тo ) . !я l!!;!! (. ) <(;(! )1!!). 3 и (1 ila си! Пп(сигнал.) с г((м > <а (! j> :.»; ат.
Г(„- !а:(а За;(1)С):,,(.3 >E pp- (Х ьГ((.,>1, JH C—
<..;()дах > . <, (1 (((и(;(. Г(>()o!< (р(. Г(( (!11((Г. 1 0 li I)! i(i I уll )<> !ь "li!! >i r
IIpT» на. (П(п .и < .! ) г) ><1ла с и Г. О >(а (()Ор: >)!
1(а I ((..Trÿ 2! CI .ãF(aJ(a ГГ).! F) Н;) L!ò(að«)K
/1(1(к 1б и (1!(.>), УПП" 1 Те
:.r.1я 1/ послед)п(е Обеспоч>): .!с г п< (сдачу и >3,) еменнО< )IpaHCF(jie иl((7;О(» >;! i!l".i, ИОступающей через их дву))а)(раг)!е!)И(се
В (Од! i С Иг((;О)11(<(1,((о(3!(!»С, 1 ",< (с ПJIOJ О! (> с()(.1>1(ой п<а)<(я r и <3, гр(.Га ((? (> < 1>(р)(!!1> !
r!1; » ги данных 7" и буферной памя гп
СОСТОЯНИЯ Z>(!(HI- 1 ()y! iliUJI(! J)ИЯ 1 1 .а (TH!
I)C.>! j:)>tИС)НН(:)е В ()ДЫ;)V.-.!.Т. ((Л «ГС(>О»
<",(<<.(.<(1 4 „да(,,(!Х (<1 < щ,;:": - (.1:i <ле
>)1: 1 <> согнет(-(3 н):
I., î .:i буф<.:р) ой г,, .(..<)(а (О с 10.„ бу-, >с pilо(> Ii(3.1яти;.d.l!i! с. 1. 11 :б;<Гсрнсl) и >. (> т. : состОяlпii гг>нl) vIIp
:, > -ПЕ ПяаЮТ ССХра))eH)fe ПС -..;(В.-.;Н.+->p1.ации о состоянии I)äðp(и(1 ., ((1:1НЫ >а Н-!ЬГХ ь ШИННI уП .) а<(в ЛС <Н>я O TJ)ami) в, (е? Jo J и((к р О I p o 11!- c c o p i o J i c J (c T e (1! (н а
I1ceй трассе от.((а)(а в<)емо(< уч» - ),а
I1poI 3)aMr fj t и вь((»а< у (1 ГО . 1 1(. C!,) a 1(> ( ()) 0 Р." а ) j i 1H ITP < f В О C C Т < (I I О) Л Е Н > IИ < 1 i . 1 С
КОй тРаССЫ ПОСЛС ПРОХОжДЕНН T . -аданнс:.. длины.
16/2455
Форм»рователи сигнала записи 26 и сигнала чтения 2/ вырабатывают импульсы заданной формы и дл»тель»ости, необходимые для записи и считывания информации в блоки и из блоков буферной памяти адреса 10, буферной памяти данных 12 и буферной памяти состояния шины управления 13 через мультиплексоры адреса 14, данных 16 и шины управления 1/ соответственно.
Регистр 18 длительности трассы запоминает текущую двоичную комбинацию на выходе первого двоич»ого счетчика 9 при каждом воздействии импуль- 15 са с выхода формирователя 26 сигнала записи »а вход разрешения регистра
18 длительности трассы, В момент выработки импульсов вычитающим счетчиком 31 импульсов регистр 18 длительности трассы записывает максимальную двоичную комбинацию на выходе первого двоичного счетчика 9, запоминая тем самым верхнюю границу заполнения ячеек блоков буферной памяти адреса 25
10, буферной памяти да»ных 12 и буферной памяти состояния шины управления 13 при формировании трассы прогона участка отлаживаемой программы.
Под воздействием импульсов с пято- 30
ro выхода дешифратора 4 на счетный вход второго двоичного счетчика 19 последний вырабатывает текущий адрес на своем выходе, поступающий »а втоРой »од схемы 20 сравнения При дос- 3 тижении на выходе второго двоичного счетчика 19 величи»ы двоичного числа, равного двоичному числу, поступающему на первый вход схемы 20 сравнения из регистра 18 длительности трассы, 40 схема 20 сравнения вырабатывает сигнал второго маскируемого прерывания
= "ПЧТ2" для отлаяжвающей ЭВМ »а втором выходе 29 си»хронизацш устройства. 45
/1ля отладки аппаратно-программных средств микропроцессорной системы к устройству подсоединяются отлаживающая 3BI и отлаживаемая микропроцессорная система следующим образом, 50
Адресная шина отлаживающей ЭВМ подсоединяется к адресному входу 1 устройства, шина управлеш я — к первому информационному входу 2 устройства, шина данных — к информационному выходу 3 устройства, линия сигнала на первый маскируемый запрос прерывания "INT1" — к первому выхоцу 21 синхронизации устройства, линия сигнала на второй маскируемый запрос прерывания "INT2" — к второму выходу
29 синхронизации устройства, Адресная шина отлаживаемой микропроцессорной системы подсоединяется к второму информационному входу 22 устройства, шина данных подсоединяется к третьему информационному входу
23 устройства, шина управления — к четвертому информационному входу 24 устройства, линия сигнала ожидания
"NAIT" — к первому выходу 21 синхронизации устройства,.
Принцип работы устройства заключается в следующем. При отлаживании микропроцессорной системы, работающей в реальном масштабе времени на рабочей скорости, не исключена возможность того, что в результате ошибок в программе, несовместимости аппаратно-программных средств, аппаратных сбоев микропроцессорная система начнет беспорядочное блуждание по памяти, рассматривая числовые массивы как цепочки команд, а команды как данные или адреса Поэтому возникает задача фактически проследить трассу на каждом отлаживаемом участке программы и, анализируя состояние адресной шины, шины данных, шины управления, например, при каждом обращении к памяти или на каждом машинном цикле, или на каждом машин»ом такте (в зависимости от глубины достоверного контроля), выявить адекватность реального функционирования программ отлаживаемой микропроцессорной системы ожидаемому в целом и точНо обнаружить момент и характер сбоя в ходе программы.
31юбую программу, записанную в машинных кодах в память отлаживаемой микропроцессорной системы, можно представить в виде конечного числа линейных участков, связанных между собой командами перехода, и в отсутствие внешних прерываний функцио»ирование отлаживаемой 1нкропро цессор»ой системы на каждом линейном участке строго детерминировано в том смысле, что при правильно заданном прохождении в отлаживаемой микропроцессорной системе на управляющих линиях формируется строго определенная временная диаграмма сигналов управления, которую можно просчитать еще до начала прогона самой программы. Поэтому длительность трассы каждого
16 контролируемого участка отлаживаемой программы можно задать и ограничить количеством импульсов на той или иной линии управления отлаживаемой микропроцессорной системы.
Задавая длительность ожидаемой трассы каждого участка отлаживаемой программы, установочныи вход вычитающего счетчика 31 импульсов определяет количество, а регистр 28 и второй селектор 30 — вид импульсов, поступающих из шины управления отлаживаемой микропроцессорной системы через четвертый информационный вход 24 устройства на счетный вход вычитающего счетчика 31 импульсов для их подсчета
Регистр 6 и первый селектор 7 определяют глубину достоверного протоколирования фактической трассы при прогоне каждого участка отлаживаемой трассы (например, при каждом машинном цикле или на каждом машинном такте), устанавливая вид импульсов, поступающих с шины управления отлаживаемой микропроцессорной системы через четвертый информационный вход
24 устройства на вход формирователя
26 сигнала записи и через второй вход элемента ИЛИ 8 на счетный вход первого двоичного счетчика 9. Первый двоичный счетчик 9, формируя на своем выходе адресный код, обеспечивает последовательное заполнение ячеек одновременно блоков буферной памяти адреса 10, буферной памяти данных 12 и буферной памяти состояния шины- управления 13 информацией, поступающей соответственно через мультиплексоры адреса 14, данных 16 и шины управления 17 с второго 22, третьего 23 и четвертого 24 информационных входов устройства о состоянии адресной шины, шины данных и шины управления отлаживаемой микропроцессорной системы.
При поступлении на счетный вход вычитающего счетчика 31 импульсов количества, равного коду, записанному на информационный вход вычитающего счетчика 31 импульсов, происходит переброс триггера 11 в нулевое состояние. К этому моменту в регистр
18 длительности трассы заносится по величине адресный код занятых под фактическую трассу прогона ячеек блоков 10 12 и 13 буферной памяти, Сигнал с выхода триггера 11 поступает через первый выход 21 синхронизации устройства в виде сигнала "WAIT"
72455 10
55 (ожидать) в отлаживаемую микропроцессорную систему для ее останова„
Одновременно сигнал с выхода триггера
11 в виде маскируемого,запроса прерывания ?МТ! поступает через первый выход 21 синхронизации устройства в отлаживающую ЭВМ, запуская программу обработки маскируемого запроса прерывания "INT!", в соответствии с которой ЭВМ переносит информацию о фактической трассе участка прогона отлаживаемой программы иэ каждой занятой под трассу ячейки блоков 10, 12 и 13 буферной памяти для анализа и отображения в отлаживающей ЭВМ. Момент окончания фактической трассы при считывании информации из ячеек блоков
10, 12 и 13 буферной памяти определяет схема 20 сравнения, на первый вход которой поступает двоичный код с регистра 18 длительности трассы, z на второй вход — текущий двоичный код адреса, формируемого вторым двоичным счетчиком 19, При достижении конца сформированной трассы схема 20 сравнения вырабатывает сигнал "INT2", поступающий через второй выход 29 синхронизации устройства в отлаживающую ЭВМ и запускающий в ней программу обработки маскируемого запроса прерывания
"TNT2", в соответствии с которой анализируется, подготавливается и заносится на установочный вход вычитающего счетчика 31 импульсов, в регистр 28 и регистр 6 информация о следующем участке прогона отлаживаемой программы, а также автоматически запускается отлаживаемая микропроцессорная система.
Устройство работает следующим образом.
Отлаживаемая микропроцессорная система в соответствии с органиэацией своего интерфейса подсоединяется своей адресной шиной, шиной данных„ шиной управления к второму 22, третьему 23 и четвертому 24 ш-;формационным входам устройства соответственно. Первый выход 21 синхронизации устройства является линией сигнала ожидания "WAIT для отлаживаемой микропроцессорной системы.
Отлаживающая 3ВМ в соответствии с организацией своего интерфейса подсоединяется адресной шиной к адресному входу i устройства, шиной управления — к первому информационному
1672455 12
2S
1 входу 2 устройства, шиной данных — к информационному выходу 3 устройства, линией сигнала первого маскируемого прерывания INT1" — к первому выходу
21 синхронизации устройства, линией сигнала второго маскируемого прерыва ния "INT2" — к второму выходу 29 синхронизации устройства.
Работа устройства для отладки микропроцессорных систем начинается с того, что при включении питания с входа 25 начальной установки устрой" ства поступает одиночный импульс на нулевой вход (R-вход) триггера 11 и устанавливает его в нулевое состояние. С выхода триггера 11 нулевой сигнал «оступает через первый выход
21 синхронизации устройства на линию сигнала "ЮТТ" отлаживаемой микропроцессорной системы„
Ири пос.чедующем включении питания в отлажнваемой микропроцессорной сис теме последняя остановится в начале первого машинного цикла обработки нулевой ячейки отлаживаемой программы, так как на первом выходе 21 синхронизации устройства присутствует сигнал MA" Г к моменту начальной установки, В с.о-ветствии с предварительным анализом отлаживаемой программы микропроце=сорной системы в программу ..тлаьиваюшей ЭИМ заносится информация о динамике процесса проона первого участка и каждого последующего стлаживаемой программы., Стлаживающая ЭВИ в начале своей программы подготавливает устройство для отладки микропроцессорных систем к прогону первого участка программ от аживаемой микропрсцессорной системы. Для этого отлаживающая ЭВИ выставляет по адресному входу 1 устройства и первому информационному входу 2 устройства на вход дешифрато ра 4 последова ельно коды d v j которые возбуждают сигналы на четвертом и десятом выходах дешифратора 4 и, соответственно, очищают содержимое первого 9 и второго 19 двоичных счетчиков и регистра 18 длительности трассь .
Затем отлаживающая ЭВМ выставляет по адресному входу 1 устройства и первому информационному входу 2 устройства на входы дешифратора 4 код g который возбуждает седьмой выход дешифратора 4, разрешая занегтн с ннформационного выхода 3 устройства в регистр 6 первого селектора код информации, определяющий режим работы первого селектора 7 и, соответственно, глубину достоверного контроля функционирования аппаратно-программных средств отлаживаемой микропроцессорной системы при прогоне первого участка (например, sa счет формирования ячеек трассы на каждом машинном цикле или в каждом машинном такте) .
Затем отлаживающая ЭВМ выставляет по адресному входу 1 устройства и первому информационному входу 2 устройства на входе дешифр,.тоэа 4 код h, который возбуждает на восьмом выходе дешифратора 4 сигнал, разрешающий saнести с информационного выхода 3 устройства в регистр 28 код инфорьыции, определяющий выбор сигнальной линии шины управления отлаживаемой микропроцессорной системы с четвертого информационного входа 24 устройства через второй селектор 30 и пропуск импульсов с выбранной сигнальной линии на счетный вход вычитвющего счетчика 31 импульсов, Затем отлаживающая 3ВМ выставляет по адресному входу 1 устройства и первому информационному входу 2 устройства на входе дешифратора 4 код который возбуждает девятый выход дешифратора 4, сигнал с выхода которого, воздействуя на вход разрешения вычитающего счетчика 31 импульсов, разрешает запись двоичного кода на установочный вход вычитающего счетчика
31 импульсов с информационного выхода 3 устройства. Двоичный код равен ожидаемому количеству импульсов, которые формируются на выбранной вторым селектором 30 линии сигнала управления шины управления отлаживаемой микропроцессорной системы (четвертыи информационный вход 24 устройства) к моменту окончания прогона первого участка отлаживаемой программы.
Завершая подготовку к прогону первого участка отлаживаемой программы, отлаживающая ЭВМ выставляет по адресному входу 1 устройства и первому информационному входу 2 устройства на входе дешифратора 4 код f, который возбуждает шестой выход дешифратора 4, воздействукиций на формирователь 15 короткого импульса, послед35
13
16724 ний вырабатывает импульс, перебрасывакхций триггер 11 по единичному. входу (S-вход) в единичное состояние, снимая тем самым сигнал "WAIT" с первого выхода 21 синхронизации устройства. Кроме того, отлаживающая
3ВМ снимает маску с маскируемого запроса на прерывание "ПЧ11".
Отлаживаемая микропроцессорная система приступает к прогону первого участка отлаживаемой программы на рабочей скорости.
Импульсы с выбранной первым селектором l линии управления (например, тактовые импульсы или импульсы начала никла) шины управления отлаживаемой микропроцессорной системы (четвертый информационный вход 24 устройства) поступают через второй вход 20 ,элемента ИЛИ 8 на счетный вход первого двоичного счетчика 9 и одновременно на вход формирователя 26 сигнала записи. При этом первый двоичный счетчик 9 с поступлением первого и 25 каждого последующего импульсов на свой t счетный вход формирует на выходе нарастающий двоичный код, который воздействует одновременно на адресные входы блоков буферной памяти 30 адреса 10, буферной памяти данных
12 .и буферной памяти состояния шины управления 13 и на информационный вход регистра 18 длительности трассы.
Сигнал с выхода формирователя 26 сигнала записи воздействует на первые управляющие входы мультиплексоров адреса 14, данных 16 и шины управления 1/, на входы записи блоков буферной памяти адреса, буферной па- 4 мяти данных и буферной памяти состояния шины управления и на вход разре° шения регистра 18 длительности.трас сы, обеспечивая одновременное занесение информации о состоянии адресной шины, шины данных и шины управления отлаживаемой микропроцессорной системы с второго 22, третьего 23 и четвертого 24 информационных входов устройства в последовательные ячейки соответственно блоков 10, 12 и 13 буферной памяти и запоминание в регистре 18 длительности трассы текущего адреса заполняемых ячеек блоков
10, 12 и 13 буферной памяти,.
При, достижении на счетном входе вычитающего счетчика 31 импульсов определенного количества импульсов, заданного кодом, занесенным на устано55 14 вочный вход вычитающего счетчика 31 импульсов, последний вырабатывает сигнал, который поступает на синхронизирующий вход (С-вход) триггера 11 и перебрасывает последний в нулевое состояние. На первом выходе 21 синхронизации устройства появляется сигнал
"WAIT", останавливающий работу отлаживаемой микропроцессорной системы.
К этому моменту в регистр 18 длительности трассы будет занесен адрес последней занятой ячейки трассы после прогона первого участка программы.
Одновременно сигнал с выхода триггера 11 поступает в виде первого маскируемого сигнала прерывания "INTI" в отлаживающую ЗВМ через первый выход
21 синхронизации устройства„ Сигнал
"INT1" означает, что отлаживаемая микропроцессорная система отработала первый заданный участок отлаживаемой программы на рабочей скорости и, воспринимая и обрабатывая это прерывание "INTl", отлаживающая ЭВМ выводит из устройства информацию о сформированной трассе.
Выполняя программу обработки прерывания "INT1", отлаживающая ЭВМ выставляет вначале по адресному входу
1 устройства и первому информационному входу 2 устройства на входах дешифратора 4 код d, который возбуждает сигнал на четвертом выходе дешифратора 4, "очищая" первый 9 и второй
19 двоичные счетчики. Затем отла кивающая ЗВМ выставляе-. по адресному входу 1 устройства и первому информационному входу 2 устройства на первый и второй входы депифратора 4 код е, возбуждающий на пятом выходе дешифратора 4 сигнал, который поступает на вход формирователя 27 сигнала чтения, на счетный вход второго двоичного счетчика 19 и через второй вход элемента ИЛИ 8 на счетный вход первого двоичного счетчика 9, На выходе первого двоичного счетчика 9 формируется двоичный код, соответствучощий адресу первой занятой под трассу ячейки блоков буферной памяти адреса 10, буферной памяти данных
12 и буферной памяти состояния шины управления 13, формирователь 2i сиг7 нала чтения вырабатывает сигнал, одновременно воздействующий на входы чтения блоков 10, 12 и 13 буферной памяти и на вторые управляющие входы мультиплексоров адреса 14, данных 16
1612455
16,0
25 (,(т ((и ши»ы, лр .влен;(я 1,, Со<,ержимае первых ячеек блоков lO, 12 и 13 буферной }(а(.()}ти поступает одновременно на информационные вы..оды соответстзен(тn мУльтиплексаР=ь аДРеса 1 f да(»т»1(. 16 (» ((И(.Ы упраВ:(0 (Èÿ I Втарой,JBои (:?й счет(ик 1" фиксируеT т <т адрес первых раслечатаннь(с ячеек памяти ()ловов 10, 12 » 13 буфе, ной пат»я((Затем отлаж((вающая ЭВМ выставл»«() па fppt сна.".(у входу ус гройства (» первом и? формационному входу
2 у..Tp0(»c-,ba «а первый и вт врой входы дешифраTnÄ" а 4 лоследонат< льна коды а В, . R сс ответ ств(»т» с KOT0pbl м муль . л, t <ñ Jap 5);.;агистралей лоследоаатель(о каммутирует информацию с инф )рмац((01 нь(х гьг::адов мульт (плексоров в g,)ec;I 14, данных 16 и шины т<пт«)аь ;< i(H)(1 (т 1 Л< рэь?((ИН(т Оры" (ц»ОН»
НЫй В(<Х(:.. 3, трайС" В;. дЛя З.1паМИНанпя 11 гол ду(<)1(:„его анализа 1 отла)к}(})а .т(«(: (В., .-:тем отлс?)к}(ва (цая ЭВИ Bo ((с),:.(1 . в(-,. тавляеT по адресному вх<-.ду 1 -.. (3)о(,ств . и перво .v инфорМаЦИОН((0 <У ВХ,.-...,У " У" тРОйетaа На лс)р}((;<(<: B;bl ")!("Хс. (11 <(Р<и((<(тf тс ))а 4
ПОСЛ .;,()«.. Ib!»<) К )ДЫ Е, ., 0, Г, ПЕРЕДаВ. Ч т -(;, Е BT()P((Х Я < ..Р
0<(а(с()i,, l< 1, <(« Р((0 Паинтн а Отн ж - т . },,IR Зап с»Иван((н H
:((,,тт,,;т, .< г- ° t -.; ттт (<„-. Ст («(; . (,с;.т,;(;)i, а цвоИч Hbb ?? 0< f, -.). ХОД<.
< че1 и -.. ";-»Р д. ст((г(: т энa(;. ния
Хртт(.)(< Г "я,:.РГИС ГрЕ 18 дЛИтЕЛЬнаст(("р .:сы адреса последа.-й заня10 т Лад т,)aa: у .,ЧЕ(КИ В бЛОК-: Х 10, 12 н 3: (()Р?)ной л,. ((ти. В этот мам(.нт схг(.1 20 сравь ния выдает спгНаЛ т(РОГО . аСК<;РУЕМОГС l(P. .РЬ(ааНИЯ
".1. Т2", Ii ..)ст, —.; (ñ<(?l(I» ва вт, рой выход
?9: ИНХР Нлэа((<П("EP(..FICT?tа В Отпа. ит<.! q: f;, ",,", .< (- ((1 a(<)ь»(»:;, тт т...) во . <., .. ф .. чес.: )и тр ссе
П Р-, ГЭ -:С К.(0?Г .:(.-(« =.«., т ЛРСа (аМ) ° . - авср(ен
В < .«(pi fi«}««) : f 0(JpE< .<а < т Р" (.игl(RJ!
l: (() in< 0 l а(<(,т уРMvl P Iipt:pbl} 1< ..Я ,т ., «
:т(т С; а Ктн) ЮШ IJ! -)Ь? а .аЛИЗ(РУ
Ет: Н.(П;И Г ." тРаССУ (РС Г1Н,1 т Рт,)ГО Ча.тК (ГЛ-,((ВЕ(О..:.т: 0ГРа:(..
В 0 т - - °;,, (т,";И?т - ..;жт;,,; ) I n фy (E, <тт(««, .< »Я ";<;I-": ((т<1" !(Pс 1 ?)а(«»
ВЫХ Ст)вд ..ттт :1Л<}?ЬП(JP - l»0(. I«}() 1 )Л( гес, )р}(с . (, с ; I J) 1< от)((PE?см я.«::ргт:.,«; (СС ) .а)т .-1?С<"(J.-»b::Ii рЬОМ, ас.тк: -
"INT2", отлаживающая ЭВМ подготавливает устройство для отладки микропроцессорных систем для прогона отлаживаемой микропроцессорной системы на втором участке отлаживаемой лро(раММЫ, ДЛя Э1ОГ0 ОтватКИВаЮщая ЭВМ
EbI<-TàBëÿåò па адресна(гу входу- 1 устройства и первому информ:ционному входу 2 устройства на гервый и второй входы дешифратор". 4 последовательно коды d, j, g, 1(, i, которые последователь(о воэбуждак)т че-.вертый, десять(}(, сс дьмой, восьмой fi дев, ть(й вь". .G ды дешифр ттсра 4 и, .— эотв.тствс«но, "оси»ша(<:;"" содержимое первогс 9 и второго 19 двоичных сч:.тчиков и регистра 18 длительности трассы, разр"ша(от занести коды и(»(!ормации с инфор(»ац(«0(1}(ого выхода 3 угтрайг TBa.. !I
på} }»стр 6, рс гистр 28 и }ia ус (((нг воч}(Ь<И ВХад В?<×ÈÒ«(I«f.,pÃÑ Ст}вт((HKQ 1 H(« пульсов, Завер(пая подготовку к прогону вт-ро"n участка отла,киваемой лрограмМЫ„ОтЛах.(»}..а«)(»(<т:} Э1Р1 .Ь:С Tc: ВЛяЕт ПО ((<,РЕСН(1МУ ВХОДУ, УСтв<т(Стна И ПЕРВОму и}(фс)р:.(ал(»о .но"»у в. .)д, 2 устройства на первый } ..) l орэй вхс гы дешифр =-4 к д Г к ))рый возбукдает ."-. тан ?<1(ХаД ЛЕШИф)).1 тат) т ВОЭДЕй(Ствунм" и на вход (()орм(»,<ова- ел» 15 -npoTк(г и(гульса,последний перебрасывает триггер 1 ло единичному входу (s-Bõîду} в единичное состояние, сн}в»ая тем амым сигнал "1И?Т" с первого выхода
2! синхронизации устройства и разреи:": отлаживаемой микралропессорной систем} приступить K прогону второго участка отлаживаемой программы на рабочей ска;)о:-.ти.
Процесс прогона второго и каждого последующего участков 0.(лаживае;с)(! лрограммь(}(автор(.;.тся циклически, ВЛ 1атЬ Да ОКС)НЧа:.?(Я атЛВжИВаЕМОЙ
ЛРС< т Р»»}МЬ(Ф <) р м у с(а и з о б р е т,. н и у ст()айство .-(,л» 0TJlaJIKH гесгср.. (х систем, ссдс):кащее дешифра (с р, мультлллег - ор магистралей, ("p,?
55 пульса, причем адресный вход устройства для подключения к шине адреса отлаживающей ЭВМ соединен с первым информационным входом дешифратора, второй информационный вход которого соединен с первым информационным входом устройства для подключения к шине управления отлаживающей ЭВМ, информационный вход-выход устройства для подключения к шине данных отлаживающей ЭВМ соединен с информационным входом-выходом мультиплексора магистралей, первый, второй и третий выходы дешифратора соединены соответственно с первым, вторым и третьим управляющими входами мультиплексора магистралей, четвертый выход дешифратора соединен с обнуляющим входом первого двоичного счетчика, счетный вход которого соединен с выходом элемента ИЛИ, пятый выход дешифратора соединен с первым входом элемента ИЛИ, информационный выход первого двоичного счетчика соединен с адресными входами блока буферной памяти адреса и блока буферной памяти данных, шестой выход дешифратора соединен через формирователь короткого импульса с единичным входом триггера, нулевой вход триггера соединен с входом начальной установки устройства, информационный вход триггера соединен с шиной нулевого потенциала устройства, информационный вход-выход блрка буферной памяти адреса соедйнен с двунаправленным входом мультиплексора адреса, информационный вход-выход блока буферной памяти данных соединен с двунаправленным входом мультиплексора данных, информационный вход мультиплексора адреса соединен с вторым информационным входом устройства для подключения к шине адреса отлаживаемой микропроцессорной системы, информационный вход мультиплексора данных соединен с третьим информационным входом устройства. для подключения к шине данных отлаживаемой микропроцессорной системы, информационные выходы мультиплексора адреса и мультиплексора данных соединены соответственно с первым и вторым информационными входами мультиплексора магистралей, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности при отладке аппаратнопрограммных средств микропроцессор5
35 ных систем, в устройство введены первый селектор, первый регистр, второй двоичный счетчик, схема сравнения, регистр длительности трассы, второй селектор, второй регистр, вычитающий счетчик импульсов, блок буферной памяти состояния шины управления, мультиплексор шины управления, формирователь сигнала записи, формирователь сигнала чтения, причем информационные входы первого регистра, второго регистра и информационный вход вычитающего счетчика импульсов соединены с информационным входомвыходом устройства для подключения к шине данных отлаживающей ЭВМ, седьмой, восьмой и девятый выходы дешифратора соединены соответственно с входами разрешения первого регистра, второго регистра и вычитающего счетчика импульсов, выход первого регистра соединен с входом управления первого селектора, выход второго регистра соединен с входом управления второго селектора, информационные входы первого селектора, второго селектора и мультиплексора шины управления соединены с четвертым информационным входом устройства для подключения к шине управления отлаживаемой микропроцессорной системы, выход первого селектора соединен с вторым входом элемента И и входом формирователя сигнала записи, выход второго селектора соединен со счетным входом вычитающего счетчика импульсов, выход обнуления которого соединен с тактовым входом триггера, выход которого является первым выходом синхронизации устройства для подключения к входу первого маскируемого запроса прерывания отлаживающей ЭВМ для подключения к входу ожидания отлаживаемой микропроцессорной системы, счетный вход второго двоичного счетчика и вход формирователя сигнала чтения соединены с пятым выходом дешифратора, обнуляющий вход второго двоичного счетчика соединен с четвертым выходом дешифратора, информационный выход второго двоичного счетчика соединен с первым входом схемы сравнения, выход регистра длительности трассы соединен с вторым входом схемы сравнения, информационный вход регистра длительности трассы и адресный вход блока буферной памяти состояния шины управления соединены с информационным вы1612455
2О
Составитель Д, Ванюхин
Техред Л.Сердюкова Корректор О.Кравцова
Редакт,р О.йрковецкая
Заказ 2841 Тираж 390 Подписное
ВНИИЛИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР l13035, Иосква, Ж-35, Раушская наб., д. 4/5
Производственно-издательский комбинат "Патент", r.Óiãoðîä, ул. Гагарина,101 ходом первого двоичного счетчика, выход схемы сравнения является вторым выходом синхронизации устройства для подключения к входу второго маскируе5 мого прерывания отлаживающей ЭВГ1, десятый выход де шифратора соединен с обнуляющим входом регистра длительности трассы, выход формирователя сигнала записи соединен с входами записи блока буферной памяти адреса, блока буферной памяти данных, блока буферной памяти состояния шины управления, с первы и управляющими входами мультиплексора адреса, мультиплексора дан- 15 них, мультиплексора шины управления и входом разрешения регистра длительности трассы, выход формирователя сигнала чтения соединен с входами чтения блока буферной памяти адреса, блока буферной памяти данных, блока буферной памяти состояния шины управленин и вторыми управляющими входами мультиплексора адреса, мультиплексора данных, мультиплексора шины управления, информационный вход-выход блока буферной памяти состояния шины управления и третий информационный вход мультиплексора магистралей соединены соответственно с двунаправленным входом и выходом мультиплексора шины управления
