Устройство для сопряжения двух микроэвм с общей памятью

 

Изобретение может быть использовано для создания многомашинных вычислительных комплексов. Цель изобретения состоит в увеличении быстродействия устройства при обмене информацией двух микроЭВМ с общей памятью за счет введения семи элементов ИЛИ, шестнадцати групп элементов И, трех узлов формирования сигналов разрешения. Введение указанных узлов в устройство реализует одновременный доступ обеих микроЭВМ к общей памяти, так как в устройстве реализованы раздельные каналы обращения каждой микроЭВМ к любому из трех блоков общей памяти и осуществлен новый принцип формирования сигналов разрешения. В связи с этим увеличивается быстродействие устройства, так как существенно сокращаются простои микроЭВМ, связанные с ожиданием предоставления доступа к общей памяти. Устройство содержит регистры адреса, дешифраторы адреса, группы элементов И, узлы синхронизации, дешифраторы, узлы формирования сигналов записи. 1 з.п. ф-лы, 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (s>)s G 06 F 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 г (21) 4462950/24 (22) 20.07,88 (46) 30.08.91. Бюл. ¹ 32 (71) Уфимский авиационный институт им.

Серго Орджоникидзе (72) А.И,Аушев, Ю,В.Лобанов, С.В.Буянкин и С.М;Беркут (53) 681.3 (088.8) (56) Горбачев С.Ф.. Демин А.П. Оперативное запоминающее устоойство с внешним скоростным каналом ввода-вывода информации в микроЭВМ "Электроника-60".—

Микропроцессорные средства и системы, 1988, №3, с, 64.

Авторское свидетельство СССР № 1280643, кл. G 06 F 13/10, 1986. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ДВУХ МИКРОЭВМ С ОБЩЕЙ ПАМЯТЬЮ (57) Изобретение может быть использовано для создания многомашинных вычислительИзобретение относится к вычислительной технике и предназначено для использования в микропроцессорных системах, содержащих два процессора.

Цель изобретения — увеличение быстродействия устройства при работе с общей памятью.

На фиг,1 и 2 изображены функциональная схема устройства для сопряжения микропроцессорных систем с общей памятью, элементы микропроцессорных систем и общая память; на фиг,3.— схема узла синхронизации; на фиг.4 — схема узла формирования сигналов записи; на-фиг.5—, SU„„1674141 А1 ных комплексов. Цель изобретения состоит в увеличении быстродействия устройства при обмене информацией двух микроЭРМ с общей памятью за счет введения семи элементов ИЛИ, шестнадцати групп элементов

И, трех узлов формирования сигналов разрешения. Введение указанных узлов в устройство реализует одновременный доступ обеих микроЭВМ к общей памяти, так как в устройстве реализованы раздельные ка 1а- лы обрагщения каждой микроЭВМ к любому из трех блоков общей памяти и осуществлен новый принцип формирования сигналов разрешения. В связи с этим увеличивается быстродействие устройства, так как существенно сокращаются простои микроЭВМ, связанные с ожиданием предоставления доступа к общей памяти. Устройство содержит регистры адреса, дешифраторы адреса, . группы элементов И, узлы синхронизации, дешифраторы, узлы формирования сигналов записи. 1 з.п. ф-лы, 5 ил. схема узла формирования сигналов разрешения.

Устройство 1 для сопряжения микропроцессорных систем 2 и 3 с общей памятью

4 содержит (фиг.1 и 2) второй элемент ИЛИ с, первыи регистр 6 адреса, первый 7 и вте- )» рой 8 дешифраторы адреса, второй регистр а

9 адреса, третий элемент ИЛИ 10, первый узел 11 формирования сигналов записи, первый узел 12 синхронизации, седьмой и восьмой элементы ИЛИ 13, 14, второй узел

15 синхронизации, второй узел 16 формирования сигналов записи, с первой по двенадцатую группы элементов И 17-28, первый 29 и второй 30 дешифраторы, узлы 31 — 33 узлы

1674141 формирования сигналов разрешения, три- фронт СИА устанавливает регистр адреса в надцатую-восемнадцатую группы 34-39 ноль), элементов И, четвертый — шестой и первый Выходной сигнал РАФ с регистра адреса

40 — 43 элементы ИЛИ. поступает в узел 11 (16) формирования сигОбщая память состоит из первого 44, 5 налов записи для указания, с каким байтом второго 45 и третьего 46 узлов памяти. Эле- информации (младшим или старшим) происменты микропроцессорных систем содер- ходит обмен при байтовых операциях. Выжат первый узел 47 согласования ходные сигналы РА1-РА10 поступают на устройства для сопряжения с первой общей первые входы элементов И групп 23 — 25, Вышиной 48.и второй узел 49 согласования 10 ходные сигналы регистра 6 РА11, РА12 и устройства для сопряжения со второй об- РБАНК подаются на дешифраторы 29 (30). щей шиной 50. Узел 12 (15) синхронизации предназнаУзел синхронизации содержит (фиг.3) чен для выработки сигнала управления наэлементы И 51-55, элементы HE 56-58, правлением передачи данных ПРПер, шинный формирователь 59. 15 сигнала КСИП, сигнала разрешения записи

Узел формирования сигналов записи РазрЗП для узла 11 (16) и согласованного содержит(фиг.4) элементы И 60-61, элемен- сигнала СИА-КСИА. ты НЕ 62 и 63, шинные формирователи 64 и На вход узла 12 (15) синхронизации по65. ступает сигнал КСИА, предназначенный для

Узел формирования сигналов разреше- 20 выработки сигнала КСИП. ния содержит (фиг.5) элементы НЕ 66 и 67, На его другой вход поступает сигнал элементы ИЛИ 68 и 69 и триггеры 70 и 71. КВВОД (КВЫВОД) с общей шины 48 (50)

Регистры 6 и 9 адреса и дешифраторы 7 МПС 2 (3), предназначенный для формирои 8 адреса предназначены для запоминания вания сигналов чтения (записи) информации идешифрацииадресовячеекобщейпамяти. 25 иэ общей памяти 4 (в общую память). На

Дешифраторы адреса обеспечивают де- вход узла 12 (15) поступает также сигнал шифрацию трех старших разрядов A13 — А15 РБАНК для разрешения формирования сигадресного поля соответственно первой и налов КСИП, РазрЗП, ПР/Перв в случае адвторой микропроцессорных систем. Выход ресации. общей памяти. Сигнал Разр1 дешифратора "БАНК" (" Банк" ) поступает на 30 служит для разрешения формирования данрегистр 6 (9) адреса, где запоминается со- ных сигналов в случае предоставления довместно с младшими разрядами АФ-А12 ступа к общей памяти. Выходной сигнал адресного поля микропроцессорной систе- КСИП вырабатывается в ответ на КВВОД и мы 2 (3). КВЫВОД и является признаком того, что

В устройстве младшие 13 адресов АФ вЂ” 35 данные приняты, Выходной сигнал РаэрЗП

А12 (АФ-А12), предназначенные для пря- предназначен для формирования сигналов мойадресацииданныхвнутрипамяти(4К16 записи информации в общую память. Вы— разрядных слов), поступают непосредст- ходной сигнал ПР/Пер обеспечивает форвенно с узлов 47 (49) согласования на реги- мирова ние сигнала управления стры 6 (9) адреса. Зались в регистр 40 направлением передачи данных между осуществляется по переднему фронту сиг- МПС и общей памятью при чтении или эапинала KCNA. Таким образом, на вход одного си информации. Этот сигнал поступает на из разрядов регистра адреса поступает сиг- узел 47 (49) согласования. Выходной сигнал нал БАНК, а после записи его на выходе СИА поступает на первые входы установки появляется соответствующий ему сигнал 45 первого-третьего 31 — 33 узлов формироваРБАНК, который сохраняет свое значение ния сигналов разрешения. На первые входы до окончания цикла обмена. Для второго элементов И групп 17, 19, 21 поступают выканала сигнал РБАНК формируется анало- ходные данные с блока 47. Каждая группа гично, Кроме того,, на вход разрешения ре- состоит из 16 элементов И, Первые входы гистра адреса поступает сигнал "1", 50 этих элементов стробируются сигналами который поддерживает регистр в открытом разрешения выбора узла(РВУ) с первых высостоянии, разрешая подачу адреса для вы- ходов узлов 31-33 формирования сигналов бора, соответствующей ячейки общей памя-, разрешения, Выходные сигналы групп элети. На вход регистра 6 поступает также ментовИ17и18,23и26обьединеныпопарсигналсвыходаэлементаИЛИ5дляначаль- 55 но по схеме проводного ИЛИ за счет ной установки регистра канальным сигна- использования элементов с состоянием вылом KCBPQC c общей шины или СИА с сокого импеданса и подаются непосредствыхода узла 12 синхронизации (по оконча-. венно на информационный и адресный нии цикла обращения к памяти задний входы узла 44 общей памяти:Аналогичным образом включены группы 19 и 20, 24 и 27

1674141 (их выходы подключены к информационному и адресному входам узла 45 общей памяти) и 21 и 22, 25 и 28 (их входы подключены к информационному и адресному входам узла 46 общей памяти). Дешифраторы 29 (30) обеспечивают формирование сигналов выбора узлов памяти ВЫБОР У1,ВЫБОР У2 и ВЫБОР УЗ в выбранном узле общей памяти. На вход дешифратора 29(30) поступают сигналы

РА11, РА12 и стробирующий сигнал РБАНК с выходов регистра 6 (9). Первый выход дешифратора 29 соединяется с первым выходом дешифратора 30, через элемент ИЛИ 40 и поступает на вход выбора общей памяти в узел 45. Вторые выходы дешифраторов 29 и

Ç0 через элемент ИЛИ 41 подключены к входу выбора узла 4 : об.цей памяти. Третьи выходы через элемент ИЛИ 42 подключены к входу выбора узла 44 общей памяти, Кроме того, сигналы с одноименных выходов дешифраторов поступают на первый и второй вход узлов формирования сигналов разрешения (31 — ЗЗ), Узлы 31 — ЗЗ формирования сигналов разрешения обеспечивают формирование сигналов

РВУ. поступающих на вторые входы элементов И каждой..группы и стробирующих прохождение данных и адреса. Для разрешения обмена сигналы РВУ1, РВУ2 и

РВУЗ обьединены через элементы ИЛИ 13, 14, выходной сигнал РА3 Р1 (РАЗ Р2) разрешает вьгдачу выходных сигналов узла 12 (15) синхронизации (необходимых для обмена

МПС с общей. памятью), Узел 11 (12) предназначен для выработки сигналов записи информации ЗП1 для младшего и ЗП2 для старшего байта информационных слов, пгступающих с МПС в общую память. При этом наличие активного значения сигнала КБАЙТ, поступающего с общей шины на вход узла 11 (16), является признаком работы с байтами. На другой вход узла 11 формирования ЗП1, ЗП2 поступает сигнал РАФ с регистра 6, который определяет, с каким именно байтом работать. На вход разрешения записи узла 11 (16) поступает сигнал РазрЗП с выхода узла 12 (15) синхронизации, Узел формирования сигналов разрешения работает следующим образом (фиг,5).

Сигналы ВЫБОР У и ВЫБОР У с одноименных выходов дешифраторов 29 и 30 поступают на соответствующие элементы

НЕ 66 и 67 и на первые входы элементов

ИЛИ 69 и 68, на вторые входы которых поступают сигналы с выходов элементов HE

65 и 67, Данные элемечты исключают одновременную подачу РВ У и PB У с выходов триггеров 70 и 71. По окончании цикла обмена эти триггеры сбрасываются e,íîëü задним фронтом сигнала СИА и СИА .

Пр л поступлении сигналов У V ВЫБОР У на выходе элемента ИЛИ 68 появляется "1" и с выхода григгера 70 поступает сигнал РВУ. При поступлении сигналов

ВЫБОР У Ч ВЫБОР У вЂ” "1" появляется уже на выходе элемента ИЛИ 69 и на выходе триггера 71 имеем сигнал РВУ . При сигна—,ах ВЫБОР У Ч ВЫБОР У не блокируется выда а РВУ или РВУ s зависимости оттого, какой сигнал поступил на входузла раньше. клемент ИЛИ 43 обеспечивает формироьание сигчала записи информации в узел

46 общей памяти, который может поступать как от пеовогс 11, так и от второго 16 узла формирования сигналов записи, Общая память состоит из трех узлов, На их информационные входы поступают дан20 деленные узлы общей памяти для МПС позволяет повысить информационную надежность.

Основная идея, которую реализует новое схемное решение — устранение конфликтов и организация одновременной

50 (параллельной) работы МПС1 и МПС2 с узлами общей памяти. В один и тот же момент времени каждый микропроцессор может функционировать либо в режиме ВВОД, ли;

6о в режиме ВЫВОД (за исключением случая одновременного обращения к одному

55 узлу памяти — в этом случае один из процессоров находится в режиме ожидания доступа, затягивая свой цикл обмена). ные с выходов элементов И групп 17 — 22, на адресные входы поступает адрес с выходов элементов И групп 23 — 28, на входы выборки узлов памяти поступаютсигналы ВЫБОРУ1

25 или ВЫБОР У1, ВЫБОР У2 или ВЫБОР У2, ВЫБОР УЗ или ВЫБОР УЗ с выходов де- . шифраторов 29 и 30. При этом выход ВЫБОР У2 или ВЫБОР У2 содержит два сигнала разрешения, так как второй узел

30 памяти по объему в два раза больше, чем первый или третий. На вход записи/считывания узла 45 поступает сигнал записи только от узла 16, на вход записи/считывания узла 44 поступает сигнал записи только от

35 узла ", 1. На вход записи/считывания узла 46 поступает сигнал записи от 11, так и от 16 уэлсв, Выход узлов 44 — 46 памяти Д хФ—

Двх15 или ДвхФ вЂ” Двх15 поступает на nepl вые входы элементов И групп 34 — 39, вторые

40 входы этих элементов стробируются сигналами PB У или PB У . Выходы элементов 34, 35, и 36 или 37, 38 и 39 объединены по схеме проводного ИЛИ и подключаются к узлам 47 или 49, Запрет записи информации в опре1674141

В устройстве конфликт между процессорами устраняется тем, что сигналы РАЗР1 и РАЗР2 формируются в ответ на выходные сигналы дешифраторов 29 и 30 соответственно, которые вырабатываются только при обращении МПС к общей памяти. Сигнал

СИА с выхода узла 12 (15) синхронизации теперь подается на вход элемента ИЛИ 5 (10), где вместе с канальным сигналом

КСБРОС формируется сигнал обнуления регистра 6 (9) адреса, Это необходимо для того, чтобы по окончании цикла обмена сбросить сигналы Р БАНК и ВЫБОР У и задним фронтом сигнала СИА сбросить сигналы РВ У с выходов узлов формирования сигналов разрешения и соответственно сигнала РАЗР1 (РАЗР2).

Н8 разрешающий BxQp, регистра адреса подается сигнал "1", поддерживая регистр постоянно в открытом состоянии. Это возможно, так как обеспечена одновременная работа обеих МПС с общей памятью — адреса и данные разделены в группах элементов

И, их прохождение стробируется сигналами

РВ У.

Выходные сигналы дешифраторов 29 и

30 ВЫБОР У с одноименных выходов подаются на входы узлов формирования сигналов разрешения (РВ У). Данные узлы запрещают одновременную выдачу сигналов разрешения выбора одного и того же узла памяти, Тзк кзк при нулевых сигналах на обоих входах триггера он может находиться в любОМ Йэ сВОих состояний (запоминает" предшествующую информацию), то на одном из единичных выходов узлов 31-33 от предшествующих циклов обмена сохраняется "1" (что соответств T H JIII HIG сигнала РВ У и, следовательно, и PA3P). Это приводит к появлению сигнала КСИП на выходе узла 12 (15) синхронизации, как реакция на появление сигнала КВВОД или

КВВЫВОД, даже если обмен МПС с общей памятью не происходит, В этом случае

КСИП является признаком ложной установки данных на линиях КДА. Чтобы избежать этого, необходимо после каждого цикла обмена сбрасывать содержимое триггера — это возможно IlpH добавлении в узел еще одноrO трИГГЕра. ЕСЛИ На ВХОДЫ уСтЗНОВКИ трИГгероз подать сигналы СИА и СИА соответственно с выходов узлов 12 (15) синхронизации, TG задний фрОнт этих сигналов будет сбрасывать выходные сигналы PB У и .соответственно РАЗР; руппы элементов И 17 — 22 и 23 — 28 предназначены для передачи данных с ли" ний КДА каждой МПС выбранному блоку памяти, а также для передачи адреса в соответствии с сигналами ВЫБОР У и PB У, последний из этих сигналов стробирует прохождение данных и адреса. Поскольку каждый дешифратор 29 и 30 вырабатывает по 3 сигнала ВЫБОР У(по числу узлов памяти) и

5 соответственно этим сигналам вырабатывается 6 (по 3 для каждой МПС) сигналов в РВ

У, то для мультиплексирования данных или адреса требуется 6 rpynn элементов И.

Раздельная передача данных и адреса

10 каждому узлу общей памяти необходима, чтобы обеспечить возможность одновременной работы каждой МПС с памятью.

Появление групп И 34 — 39 s полном соответствии с изложенным обьясняется не15 обходимостью раздельного поступления данных на КДА каждой МПС От л.обого узла общей памяти, что обеспечивает возможность параллельной работы МПС с общей памятью.

20 Элементы ИЛИ 40 — 42 необходимы для того, чтобы подать на вход выбора кристалла каждого узла общей памяти один из двух сигналов: ВЫБОР У или ВЫБОР У . Схема проводного ИЛИ здесь не годи ся, так как

25 эти сигналы в то же время подаются на разные входы узлов 31-33 формирования сигналов разрешения.

Связь между двумя устройствами, подключенными к каналу. осуществляется по

30 принципу активный — пассивный. Активное устройство управляет циклами обращения к каналу, обслуживает прерывания от внешних устройств и контролирует предоставление прямого доступа к памяти. Пассивное

35 устройство (например, память) является только исполнительным устройством. Оно может принимать или передавать информацию только под управлением активного устройства.

40 Связь через канал замкнута, T.å. управляющий сигнал, передаваемый активным устройством, должен поступить на ответный сигнал от пассивного устройства. Поэтому процесс обмена между устройствами не за45 висит от длины канала и времени отклика

ll8ccL1BHoI о jcTpGAcTB3. Асинхронное Bbl полнение оп".,раций передачи данных усТраHq8T HeG6xG, lItimgcT в TBKTGSblx импульсах.

В результате этого обмен с каждым устрой50 ством может происходит с максимально возможным для данного устройства быстродействием, Обмен между двумя устройствами может выполняться кзк 16-разрядными словами, так и байтами (8 разрядов).

55 В устройстве используется программный обмен — передача данных по инициативе и под управлением программы, .

Как адрес; так и данные передаются по

ОДним и тем же 16 линиям адреса-данных

КДА, Лк бой цикл обращения к каналу начи1674141

35

45

55 нается с адресации пассивного устройства.

После завершения адресной части цикла активное устройство выполняет прием или передачу данных, которые выполняются асинхронно и требуют от адресуемого устройства.

Для выполнения любой команды про-. цессору требуется выполнить хотя бы одну операцию обращения к каналу. Для некоторых команд требуется выполнение нескольких операций. Первой такой операцией является ввод данных из ячейки памяти. Если для выполнения команды не требуется обращаться за операндами к памяти или к внешним устройствам, дополнительных циклов канала не требуется. Если выполняется команда с обращением к памяти, то в этом случае могут выполняться любые из следующих циклов: ВВОД, ВВОД-ПАУЗАВЫВОД, ВЫВОД. Цикл ВВОД аналогичен операции считывания, цикл ВЫВОД/записи. Кроме того, цикл ВВОД-ПАУЗА — В ЫВОД включает ввод данных, выполнение арифметико-логических операций и вывод результата операции без повторений передачи адреса, т.е. результат записывается по адресу последнего выбранного операнда.

Цикл ВВОД. Направление передачи при выполнении операций обмена данными определяется по отношению к активному устройству. При выполнении цикла ВВОД данные передаются от пассивного устройства к активному. При этом в один момент времени могут начать обмен с общей памятью обе МПС, При обращении к.разным узлам памяти обмен происходит параллельно. Если происходит обращение к одному узлу памяти (например, к первому), то обмен продолжает тот процессор, который раньше выработал сигнал ВЫБОР У (1) (т.е. первым начал обмен), другой же вынужден продлевать свой цикл обращения к данному узлу памяти и лишь после завершения цикла обмена первым процессором получает доступ к данному узлу, завершая цикл обмена с ним.

Порядок операций в режиме ВВОД следующий,. Система (активное устройство) в адресной части передает по линиям КДА адрес. Не менее чем через 150 нс после установки адреса активное устройство вырабатывает сигнал КСИА, предназначенный для запоминания адреса во входной логике выбранного устройства.

Пассивное устройство дешифрирует адрес и запоминает его. Прохождение адреса от активного устройства к пассивному обеспечивается сигналами ВЫБОР У, PB У и

РАЗР1, которые вырабатываются с приходом КСИА. Активное устройство снимает адрес с линий КДА и вырабатывает сигнал

КВВОД, сигнализируя о том, что оно готово принять данные от пассивного устройства и ожидает поступления КСИП. Пассивное устройство помещает данные по линии КДА и вырабатывает КСИП, сигнализирующий о том, что данные находятся в канале. Активное устройство принимает КСИР, принимает данные, снимает сигнал КВВОД, Пассивное устройство снимает сигнал

КСИП, завершая операцию передачи данных. Активное устройство снимает сигнал

КСИА, завершая цикл ВВОД (одновременно снимает сигнал ВЫБОР У).

Цикл ВЫВОД. Данные передаются от активного устройства к пассивному. После довательность обмена аналогична циклу

ВВОД. Порядок операций в режиме ВЫВОД следующий.

Активное устройство передает в адресный части цикл по линиям КДА адрес. Не менее чем через 150 нс после установки адреса вырабатывается сигнал КСИА. По его переднему фронту вырабатываются сигналы ВЫБОР У, PS У и РА3Р1, разрешающие прохождение адреса к пассивному устройству. Пассивное устройство дешифрирует адрес и запоминает его, Активное устройство снимает адрес с линий КДА, помещает на них данные и вырабатывает сигнал КВЫВОД, означающий, что на КДА помещены данные. Пассивное устройство принимает данные с линий КДА и вырабатывает сигнал

КСИП, означающий, что данные приняты пассивным устройством. Активное устройство, получив сигнал КСИП, снимает сигнал

КВЫ ВОД и через 250 нс после поступления

КСИП с линий КДА снимаются данные. Пассивное устройство снимает сигнал КСИП. завершая операцию приема данных, Активное устройство снимает сигнал КСИА. завершая цикл ВЫВОД.

Сигнал КБАЙТ в части передачи данных. может быть как активным, так и пассивным, определяя тем самым вывод 16-разрядного слова или байта.

Формула изобретения

1. Устройство для сопряжения двух микроЭВМ с общей памятью, содержащее двв регистра адреса, два дешифратора адреса, две группы элементов И, два узла синхронизации, два дешифратора, два узла формирования сигналов записи, элемент ИЛИ, причем первые информационные входы первого и второго регистров адреса являются входами устройства для подключения к . младшим разрядам адресных выходов первой и второй микроЭВМ соответственно, входы первого и второго дешифраторов адреса являются адресными входами устрой25

4О

Ства для подключения к старшим разрядам адресных выходов первой и Второй микро ЗВМ, первые входы элементов И первой и второй групп образуют первую и вторуьо группу информационных входов устройства для подключения к группам лнформационных выходов первой и второй микроЭВМ

Соответственно, входы записи первого и

Второго регистров адреса являются синхровходами устройств" для подключения к

Синхь)овыхОДам пеР ВОЙ и БтОРОЙ микРО ЭВМ, выходы первого и второго дешифраторов адреса соединены с вторыми

Информационными входами первого и Второго регистров адреса соответственно, входы запуска первого и второго узлов формьлрования сигналов записи являются входами устройства для подключения к вы ходам формата данных первой и второй микроЗВМ соответственно, первый и Второй входы запуска первого и второго узлов синхронизации являются выходами ус1ройстВа для подкльочения к Выходам Ввода и вывода первой и второй микроЗВМ соответственно, первые Выходы первого и второго узлов синхронизации являьотся Выходами устройства для подключения к синхровходам первой и второй микроЭВМ соответственно, выход первого узла формирования

° сигналов записи соединен с первым входом первого элемента ИЛИ и является выходом устройства для подключения к входу записи-чтения первого узла обшей памяти,.выход второго узла формирования сигналов записи соединен с Вторым Входом первого элемента ИЛИ и является выходом устройства для подключения к входу записи-чтения второго узла общей ь1амяти, выход первого элемента ИЛИ является выходом устройства для подклк)чения а входу загь иси-чтения третьего узла Общей памяти, вторые выходы первого и второго узлов синхронизации являьотся выходами устройства для подключения к входам приема-передачи первой и второй микроЭВМ соответственно, первые выходы первого и второго регистров адреса соединены с информационными входами первого и второго узлов формирования сигналов записи соответственно, Входы разрьзшеь-ьия записи которых соединены C. трзтьими Выходами первого и второго узлов синхронизации IÄGответственно, группа старших разрядов информационных выходов регистров адреса соединена с группами информационных входов первого и BTopoi G дешифраторов соответственно, стробирующие Входы ь<ыторых соединены с вторыми выходами первого и В1 срого регистров адреса COO гветственно и с входами разрешения первоI го и второгО узлов синхронизации coOTBÂTСТ38НН0, СИНХРОВХОДЫ KGTOPblX СОЕДИНЕНЫ С синхровходами устройства о т л и ч а ю щ 8е с я тем, что, с целью увеличения быстродействия при использовании общей памяти, в устройство Введены семь элементов ИЛИ, шестнадцать групп элементов И, три узла формирования сигналов разрешения, при этом разрешающие Входы первого и второго регистров адреса соединены с шиной единичного потенциала устройства, уста+ьоВочные входы первого и второго регистров адреса соединены с выходами Вторсго и третьего элементов ИЛИ соответственно, первые ВхОды которых являются Входами устройства соответст вен но для подкл ючения к установочным выходам первой и Второй микроЭВМ, а вторые входы соединены соответственно с третьими выходами узлов синхронизации, третий выход первого узла синхронизации соединен с первыми устаноВочными Входами первого, второго. третьего узлов формирования сигналов разрешения, а третий выход второго узла синхронизации — с Вторыми установочными входами узлов формирования сигналов разрешения, первые Входы первого, Второго и третьего уньов формирования сигналов разрешения. соединены coGTB8TGTBBHHG с первым, вторым и третьим выходами первого дешифратора, а вторые входы первого, второго и третьего узлов формирования сигналов разрешения соединены соответственно с первым, вторым и третьим выходами второго дешифратора, первые Выходы первого л второго дешифраторов через четвертый элемент ИЛИ соединены с первым входом

Выборки второго узла общей памяти, вторые выходы первого и второго дешифраторов соединены через пятый элемент ИЛИ с входом выборки третьего узла общей памяти, третьи выходы первого и второго дешифраторов соединены через шестой элемент

ИЛИ с входом выборки первого узла общей памяти, первые Входы элементов И третьей и четвертой групп гьодключены; первой и второй группам информационных входов устройства соответственHG, первые входы элементов И пятой и шестой групп подключены к первой и второй группам информационных входов устройства, группа Выходов младших разрядов первого регистра а,цреса соединена с первыми входами элементов И седьмой, Восьмой и девятой групп, " руппа

Выходов младших разрядов второго регистра адреса соединена с первыми Входами элементов И десятОй, одиннадцатой и две надцатой групп, первый выход ыег. aorG узла .ЬЗРМИРоьЬВНИЯ СИГНВЛОВ РВЗРВШЕНИЯ СОЕДИь ен с вторыми входами элементов И первой, 1674141 седьмой и тринадцатой; рупп и первым входом седьмого элемента ИЛИ, первый выход второго узла формирования сигналов разрешения соединен с вторыми входами элементов И третьей, восьмой и четырнадцатой групп и вторым входом седьмого элемента

ИЛИ, первый выход третьего узла формирования сигналов разрешения соединен с вторыми входами элементов И пятой, девятой и пятнадцатой групп и третьим входом седьмого элемента ИЛИ, выход которого соединен с разрешающим входом первого узла синхронизации, второй выход первого узла формирования сигналов разрешения соединен с вторыми входами элементов И второй, десятой и шестнадцатой групп и первым входом восьмого элемента ИЛИ, второй выход второго узла формирсвания сигналов разрешения соединен с вторыми входами элементов И четвертой, одиннадцатой и семнадцатой групп и вторым входом восьмого элемента ИЛИ, второй выход третьего узла формирования сигналов разрешения соединен с вторыми входами элементов И шестой, двенадцатой и восемнадцатой групп и третьим входом восьмого элемента

ИЛИ, выход которого соецинен с разрешающим входом второго узла синхронизации, выходы элементов И первой и второй групп образуют группу выходов устройства для подключения к группе информационных входов второго узла общей памяти, выходы элементов И тринадцатой и шестнадцатой групп образуют группу выходов устройства для подключения к группе адресных входов второго узла общей памяти, выходы элементов И третьей и четвертой групп образуют группу выходов устройства для подключения к группе информационных входов третьего узла общей памяти, выходы элементов И четырнадцатой и семнадцатой групп образуют группу выходов устройства для подключения к группе адресных входов третьего узла общей памяти, выходы элементов И пятой и шестой групп образуют группу выходов устройства для подключения к группе информационных входов пер20

45 вого узла общей памяти, выходы элементов

И пятнадцагой и восемнадцатой групп образуют группу выходов устройства для подключения к группе адреснь;";.: входов первого узла общей памяти, группа входов устройства для подключения к группе информационных выходов второго узла общей памяти соединена с первыми входами элементов И седьмой и восьмой групп, группа входов устройства для подключения к группе информационных выходов третьего узла общей памяти соединена с первыми входами элементов И девятой и десятой групп, группа входог. устройства,ля подключения к группе информационных ьыходов первого узла общей памяти соединена с -ервыми входами элем."-.нтов И одиннадцатой и двенадцатой групп, выходы элементов И тринадцатой, четырнадцатой и пятнадцатсй групп объединень и соединены с группой вых-гов устройства для.подключения к группе информационных входов первой микроЗВМ, выходы элементов И шесгнадцатой, семнадцатой и восемнадцатой групп объедин ны и соединены с группой выходов

ycTpoéства i подключения к rpynne ин-, формационных входов второй микроЗВМ.

2. Устройство по п.1, о т л и ч а ю щ е ес я тем, что узег; формирования сигналов разрешения соде ргкит два элемента Н Е, два элемента IJiV: и два триггера, причем входы первого и втсрого элементов НЕ являются первым и вторым входами узла соотве-ственно и соединены с первыми входами второ с v. первого элементов ИЛИ соответственно, выходы первого и второго элементов НЕ соединены с вторыми входами первого и второго элементов ИЛИ соответственно, а выходы первого и второго элементов ИЛИ соединены с установочными входами первого и второго триггеров соответственно, входы сброса которых являются первым и вторым установочными входами узла, выходы первого и второго триггеров являются первым и вторым выходами узла соответственно.

1674141

1674141 !

16

17

1д

1674141 (ВЫВОД

««««««э«с А.

БИО

1674141 фиг.S

Составитель И. Хазова

Редактор О. Спесивых Техред М,Моргентал Корректор А. Осауленко

Заказ 2923 Тираж 382 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101