Устройство для контроля блоков памяти

 

Изобретение относится к области вычислительной техники и может быть использовано для контроля запоминающих устройств. Цель изобретения - повышение достоверности контроля и производительности устройства. Устройство содержит блок 1 управления, генераторы импульсов 2 и 3, формирователь управляющих сигналов 4, мультиплексор 5, блок питания 6, печатающий блок 7, счетчик 8, запоминающий блок 9, элементы ИЛИ 10, элементы И 11, блок записи информации 12, первый 13 и второй 15 блоки сравнения, регистр допустимого количества дефектных адресов 14, счетчик количества дефектных адресов 16, формирователь импульсов 17, цифровой индикатор 18. Повышение достоверности контроля блоков памяти достигается тем, что с помощью мультиплексора 5 осуществляется маскирование дефектных адресов путем записи по этим адресам нулевых кодов. С помощью регистра допустимого количества дефектных адресов 14, счетчика количества дефектных адресов 16 и блока сравнения 15 устройство повышает производительность контроля путем исключения заведомо непригодных блоков памяти. 5 ил.

СО1ОЗ СОВЕ!СКИХ

СОГ1ИАПИС1И 1Е СКИХ

РЕСПУГ Г1ИК (Я1с b 11 С 29/00

ГОСУДАРСТВЕ ННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЦТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 1270799 (21) 4681471/24 (22) 18.04.89 (46) 30.08,91. Бюл. N 32 (72) Л.С.Флейш (53) 681.327(088.8) (56) Авторское свидетельство СССР

1Ф 1270799. кл. G 11 С 29/00. 1985. (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ (57) Изобретение относится к области вычислительной техники и может быть использовано для контроля запоминающих устройств, Цель изобретения — повышение достоверности контроля и производительности устройства. Устройство содержит блок 1 управления, генераторы 2 и 3 импульсов. формирователь 4 управляющих сигналов, мультиплексор 5. блок 6 питания, „., 5U ÄÄ 1674270 А2 печатающий блок 7, счетчик 8, запоминающий блок 9, элементы ИЛИ 10, элементь1 И

11. блок 12 записи информации, первый 13 и второй 15 блоки сравнения, регистр 14 допустимого количества дефектных адресов, счетчик 16 количества дефектных адресов, формирователь 17 импульсов, цифровой индикатор 18. Повышение достоверности контроля блоков памяти достигается тем, что с помощью мультиплексора 5 осуществляется маскирование дефектных адресов путем записи по этим адресам нулевых кодов. С помощью регистра 14 допустимого количества дефектных адресов, счетчика 16 количества дефектных адресов и блока 15 сравнения устройство повышает производительность контроля путем исключения заведомо непригодных блоков памяти. 5 ил.

1674270

Изобретение относится к вь.числительной технике, может быть использовано для контроля запоминающих устройств (ЦМД

ЗУ и др.) и является усовершенствованием изобретения по авт, св, N 1270799. 5

Цель изобретения — повышение достоверности контроля и производительности устройства.

На фиг. 1 изобра>кена блок-схема предлагаемого устройства; на фиг. 2 — блок-схе- 10 ма блока управления; на фиг. 3 — блок-схема генератора импульсов; на фиг. 4 — блок-схема формирователя управляющих сигналов; на фиг. 5-- блок-схема блока записи информации. 15

Устройство для контроля блоков памяти

{фиг, 1) содержит блок "1 управления, генераторы 2 и 3 импульсов, формирователь 4 управляющих сигналов, мультиплексор 5, блок питания 6, печатающий блок 7, счетчик 20

8, запоминающий блок 9, элементы ИЛИ 10, элементы И 11, блок 12 записи информации, первый блок 13 сравнения, регистр 14 допустимого количества дефектных адресов, второй блок 15 сравнения, счетчик 16 коли- 25 чества дефектных адресов, формирователь

17 импульсов, цифровой индикатор 18, контролируемый блок памяти с основным 19 и дополнительным 20 информационными полями, причем дополнительное информаци- 30 аннов поле 20 используется для занесения карты дефектов основного информационного поля.

Блок 1 управления (фиг. 2) образует клавишный переключатель 21, задающий-гене- 35 ратор 22, регистр 23 адреса, регистр 24 данных, первый дешифратор 25, счетчики

26 — 31, запоминающие блоки (ОЗУ) 32 — 34, регистры 35 — 38, блоки 39 — 41 сравнения, второй дешифратор 42, элементы И 43 — 49, 40 элементы ИЛИ 50 и 51 и мультиплексор 52.

Генератор 2 импульсов (фиг. 3) содержит регистр 53, счетчик 54 и мультиплексор

55, на выходе которого формируется последовательность эталонного кода для записи 45 в основное информационное поле 19, Генератор 3 импульсов и формирователи 4 управляющих сигналов, один из которих представлен на фиг. 4, в зависимости от информации в регистрах 38 блока 1 управ- 50 ления формируют временное положение и длительность всех управляющих сигналов, необходимых priss работы контролируемого блока памяти, Формирователь содержит мультиплексоры 56 и 57, триггер 58, сдвиго- 55 вый регистр 59, элемент ИЛИ 60 и элемент

И 61.

В блок 12:.„àïèñ;è информации (фиг,,5 ) входят регистр 62 и формирователь 63.

Включение и останов задающего генератора 22 производится клавиш ныл перекл ючателем 21, Сигналы с выхода дешифратора 25 являются синхроимпульсами для всего устройства.

Информация Во все запоминающие блоки устройства (ОЗУ и регистры) заносится от регистра 24 данных под управлением регистра 23 адреса. Регистры 23 и 24 образуют внутреннюю магистраль устройства, к которой подключены входы блоков памяти и регистров. Запись информации в эти регистры может заноситься с любого внешнего накопителя, например перфоленточного устройства или дискового магнитного накопителя.

Счетчик 27 является адресным счетчиком для ОЗУ 32 команд и ОЗУ 33 данных. Последовательная запись импульсов в счетчик осуществляется через элемент И 49, а параллельная — через элемент И 47.

ОЗУ 32 совместно с ОЗУ 33 по существу выполняемых функций являются ОЗУ микрокоманд, последовательность которых определяет алгоритм проверки контролируемого блока памяти.

В ОЗУ 32 заносятся коды микроопераций, которые дешифрируются вторым дешифратором 42.

В ОЗУ 33 заносятся цифровые значения тактов, на которых должны формироваться определенные функциональные импульсы для контролируемого 3У и адреса переходов при ветвлениях, Сигналы с выхода дешифратора 42 управляют включением соответствующих функциональных формирователей через схемы

И 43 — 46, Счетчик 28 является счетчиком тактов рабочей частоты для контролируемого запо минающего устройства. Он,например, отсчитывает количество тактов, содержащихся в микрооператоре "Пауза". Выходы счетчика

28 подключены к первым входам олока 39 сравнения, к вторым входам которого подключены выходы ОЗУ 33.

Счетчик 29 является счетчиком страниц проверяемого запоминающего устройства.

Его запуск осуществляется сигналом сравнеиия от блока 39, а выходы подключены к первым входам блока 40 сравнения, вторые входы которого подключены к выходам регистра 35 страниц.

Счетчик 30 и регистр 36 являются соответственно счетчиком и регистром количества ячеек (регистров) 8 каждой странице проверяемого запоминающего устройства.

Выходы счетчика 30 и регистра 36 сравниваются на сравнивающем блоке 41, выход которого через элемент ИЛИ 50 управляет работои счетчика 27.

1674270

20 проверках. Входы элемента И 48 подключе- 25 ны к выходам дешифраторов 25 и 42.

Устройство работает следующим образом.

Предварительно от внешнего устройства через регистр данных 24 под управлени- 30

40

ОЗУ 34 предназначено для начальной загрузки запоминающего блока 9 через элемент ИЛИ 51 и формирования эталонной тестовой последовательности для проверяемого запоминающего устройства. Регистры 37 задают цифровые коды для установления значений напряжений в блоке

6 питания, регистры 38 — значения начала и конца каждого из импульсов управления (временные параметры) для контролируемого блока памяти.

Выходы регистров 37. и 38 подключены к соответствующим входам мультиплексора

52, выход которого подключен к печатающему блоку 7.

Мультиплексор 52 предназначен для выдачи на печатающий блок 7 значений параметров при снятии области устойчивой работы контролируемого блока памяти.

Элемент И 48 разрешает производить запись в дополнительное поле 20 проверяемого блока памяти после того, как в запоминающем блоке 9 накоплена маска дефектных адресов при всех необходимых ем регистра 23 адреса осуществляется занесение информации во sce запоминающие элементы (регистры и ОЗУ) блока 1 управления.

Последовательность контроля проверяемого блока памяти определяется микрокомандами, занесенными в ОЗУ 32 и 33.

Первоначально информация, содержащая сведения о дефектах контролируемого блока. из ОЗУ 34 пересылается в запоминающий блок 9. Если такая информация отсутствует, то в ОЗУ 34 предварительно заносится нулевая информация, которая затем через элементы ИЛИ 51 перезаписывается в блок 9. Эта перезапись осуществляется следующим образом.

На выходе ОЗУ 32 устанавливается микрокоманда, определяющая режим перезаписи информации из ОЗУ 34 в блок 9. На соответствующем выходе дешифратора 42 устанавливается сигнал, разрешающий работу счетчика 31, выходы которого перебирают адресные входы ОЗУ 34. Сигналы с выхода дешифратора 25 поступают на вхо-. ды счетчика 8, под управлением которого информация из ОЗУ 34 через элемент ИЛИ

51 перезаписывается в блок 9;

Информация о количестве записываемых адресов содержится в ОЗУ 33 данных микрокомакды, Одновременно с работой

15 счетчика 31 работает счетчик 28; когда информация в счетчике 28 сравнивается с информацией в ОЗУ 39, сигнал сравнения с выхода блока 39 через схему И 49 переключает счетчик 27, таким образом после записи исходной информации во все адреса блока 9 снимается сигнал разрешения работы счетчика 31 и устройство переходит к выполнению следующей микрîKîl".<} täst.

Запись тестов в проверяемый блок памяти также осуществляется под управлением

ОЗУ 32 и 33 микрокоманд.

B этом режиме генераторы 2 и 3 импульсов и формирователь 4 управляющих сигналов через мультиплексор 5 обеспечивают запись тестовых кодов и временную диаграмму работы основного информационного поля 19 проверяемого блока в соответствии с микрокомандами, хранимыми в ОЗУ 32 и

33. При записи кодов в проверяемый блок памяти информация, считываемая из запоминsþùåt о блока 9, через элементы ИЛИ 10 управляет коммутацией мультиплексора 5.

При нулевой информации на выходе блока 9 тестовые коды проходят через мультиплексор 5 для записи в основное поле 19 проверяемого блока памяти, При единичной информации блока 9 по дефектному адресу блока 19 записываются нулевые коды, После записи кодов во все адреса блока 19 устройство переходит на режим считывания записанной информации с ее контролем. В этом режиме на входы блока 13 соавнения поступает эталонный код числа с выхода генератора 2 импульсов и считанный код из основного информационного поля 19 контролируемого блока памяти по первому входу устройства. Счетчик

8 осуществляет перебор адресов запоминающего блока 9 синхронно с перебором адpecos основного поля 19 проверяемого блока памяти и дополнительного поля 20.

При несовпадении эталонного кода числа и считанного кода из проверяемого блока памяти блок 13 сравнения вырабатывает curíà".,"несовпадения, который поступает на информационный вход запоминающего блока 9 через элемент ИЛИ 51.

Данная информация по синхросигналу от дешифратора 25 записывается в блок 9, в ячейку с адресом, соответствующим адресу, из которого считан данный код.

Запись и считывание информации в

ЦМД ЗУ имеют свои особенности, которые учтены в предлагаемой структуре блока 1 управления. Процедура записи и считывания требует формирования на определенном такте поля вращения импульсов ввода, вывода, генерации и сравнения ЦМД. Выполнение этих операций учитывается соот1674270

40 ветствующими микрокомандами, записываемыми в ОЗУ 32 и 33, Коды команд дешифрируются на дешифраторе 42 и через элементы И 43-46 разрешают прохождение синхроимпульсов на соответствующие входы генераторов 2 и

3. В ОЗУ 33 при выполнении этих операций занесена информация о количестве тактов, которые должны быть пропущены между, например, операциями ввода и генерацией.

Эта информация определяется микрооператором "Пауза" (N). Числовое значение Й, занесенное в ОЗУ 33, сравнивается блоком

39 сравнения с информацией работающего счетчика 28. Сигнал сравнения через элемент И 49 переключает счетчик 27, выходы которого определяют адреса ОЗУ 32, таким образом осуществляется последовательный перебор и выполнение микрокоманд.

Другой особенностью ЦМД ЗУ является страничный способ записи и считывания информации, Информация в регистре 35 определяет количество записываемых или считываемых страниц данных, а счетчик 29 осуществляет подсчет страниц, циклическая запись или считывание которых обеспечивает выполнение микрооператора "Вет, шаг N". При выполнении этого микрооператора в счетчик

27 в параллельном коде заносится адрес ветвления и ОЗУ 32 совместно с ОЗУ 33 переходит на выполнение ранее выполнявшейся микропрограммы. Количество проходов определяется информацией, занесенной в регистр 35 до сравнения в блоке 40 с информацией со счетчика 29, Информация о количестве бит, которое нужно занести в каждую страницу, определяется содержанием регистра 36, подсчет записываемых или считываемых бит информации осуществляется счетчиком 30 до сравнения в блоке 41. Повторяя описанную процедуру записи и считывания информационного поля 19 блока памяти при различных тестовых комбинациях чисел, занесенных в ОЗУ 34, различных значениях параметров управляющих воздействий, определяют кодовую и параметрическую чувствительность контролируемого блока памяти. При каждой последующей записи осуществляется маскирование отзапоминающего блока 9 через мультиплексор 5 дефектных адресов, по которым записываются нулевые коды, При считывании информации из основного поля l9 проверяемого блока считанное слово из блока

9 в момент выборки дефектной информации запрещает ее сравнивание с контрольным кодом в блоке 13 сравнения, тем самым осуществляется маскирование дефектов контролируемого блока памяти.

Таким образом, в процессе контроля в запоминающем блока 9 осуществляется накопление маски дефектных запросов. Одновременно в счетчике 16 накапливается сумма дефектных адресов, подсчет которой осуществляется от блока 13 через формирователь 17 одиночного импульса.

Если на каком-то из этапов проверки количество дефектных адресов превышает допустимое, значение которого содержится врегистре 14,,блок 15 вырабатывает сигнал превышения, который через элемент ИЛИ

50 и элемент И 49 блока 1 управления блокирует работу счетчика 27, проверка останавливается и на цифровом индикаторе высвечивается суммарное количество дефектных адресов.

Критериями достаточности области устойчивой работы блока памяти являются граничные значения параметров, занесенные в регистры 37 — 38 при заданном количестве дефектных адресов.

Если при всех проверках накапливаемая.сумма дефектных адресов не превышает допустимого значения, то при автоматической проверке блока памяти на соответствие заданной ОУР последней микрокомандой ОЗУ 32 осуществляется останов задающего генератора 22, В этом режиме печать результатов контроля блоком 7 не используется. При необходимости определения максимальной области устойчивой работы основным критерием является допустимое количество дефектных адресов,а предельные значения параметров соответствующим образом меняют, добиваясь определения граничных значений параметров, при которых количество дефектов превышает допустимое значение

B этом режиме определения OYP используется режим печати граничйых значений блоком 7. Для печати граничных значений области устойчивой работы в ОЗУ

32 команд устанавливается соответствующая микрокоманда. в ОЗУ 33 данных эаносится информация о количестве коммутируемых мультиплексором 52 регистров 37 и 38, Уикрокоманда дешифрируется блоком

42 и разрешает работу мультиплексора 52, на другой управляющий вход которого подключен через элемент ИЛИ 50 выход блока

15 сравнения, Перебор адресных входов мультиплексора осуществляется выходными сигналами счетчика 28.

После сравнения количества отпечатанных регистров блок 39 сравнения переводит

1674Г 0

m/5 устройство на выполнение следующей микрокоманды.

При соответствии области работоспособности проверяемого блока памяти заданным критериям устройство переходит в режим записи информации в дополнительное информационное поле 20. Эта запись выполняется по соответствующей микрокоманде, которая через дешифратор 42 и элемент И 48 устанавливает разрешающий сигнал для работы блока 12 записи. В этом режиме счетчик 8 последовательно опрашивает адреса блока 9, выходная информация которого перезаписывается в регистр 63, а включение по синхросигналу элемента И 48 формирователя бЗ обеспечивает запись кодов в дополнительное поле 20 контролируемого блока памяти.

Таким образом, осуществляется перезапись карты дефектов из запоминающего блока 9 в дополнительное поле 20 контролируемого блока памяти. В этом режиме количество переключаемых адресов определяется информацией, занесенной в

ОЗУ 33 данных.

Формула изобретения

Устройство для контроля блоков памяти по авт. св. KL 1270799, о т л и ч а ю щ е е с я тем, по, с цельго повышения достоверноеTl контроля и производительности устро«стел. в него введены мультиплексор, рег«стр допустимого количества дефектных адресов, 5 второй блок сравнения, счетчик количества дефектных адресов, формирователь импульсов, выход которого соединен с входом синхронизации счетчика количества дефектных адресов, выходы которого соединены

10 с входами первой группы второго блока сравнения, входы второй группы которого соединены с выходами регистра допустимого количества дефектных адресов, входы которого подключены к выходам седьмой

15 группы блока управления, выход второго блока сравнения соединен с соответствующим входом блока управления, вход формирователя импульсов соединен с выходом первого блока сравнения,. управляющий

20 вход которого соединен с управляющим входом мультиплексора, информационные входы первой группы которого соединены с выходами формирователя управления сигналов, информационные входы второй груп25 пы мультиплексора подключены к шине нулевого уровня, выходы мультиплексора являются выходами первой группы устройства.

1б74270

0m 57

Ол4б

Om I

Ол Р5 бт 38

0m 11

Редактор А. Orap

Заказ 2930 Тираж 327 Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР с 113035, Москва, Ж-35, Раушская наб., 4/5

Й- 5

Составитель М, Лапушкин

Техред М.Моргентал Корректор О. Кравцова

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101