Матричное устройство для возведения в квадрат

 

Изобретение относится к вычисли гепоной технике и может быть использовано а арифметических устройствах. Цель изобретения - повышение достоверности функционирования . Устройство содержат квадратор, коммутатор, регистр операнда, элемент И, элемент ИСК пюЧАЮЩЫг. ИЛИ группу эпементоч ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй триггеры элемент ИЛИ. регистр результата, первый и второй сумма торы, схему сравнения го связями. Устройство работает в двух режимах рабочем и онтрольном В рабочем режиме операнд с D уда операнда поступает на регистр операнда , а в регистре результата регистрируется значение квадрата операнда, вычисленное на квадраторе В контрольном режиме сигналы с выходов младших разрядов второго сумматора через коммутатор поступают на вход регистра операнда В результате происходит самотестирование устройства на всех возможных значениях операнда Схема сравнения сравнивает значение старших разрядов второго сумматора 13 с инверсией его младших разрядов з на первом триггере 8 регистрируется сигнал ошибки 2 ил. 1Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з G 06 Е 7/552

ГОСУДАРСТВЕ ННЫИ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ABTOPCKOMY СВИДЕТЕЛЬСТВУ (21) 4748142/24 (22) 19.07.89 (46) 23.10.91. Бюл, ¹ 39 (71) Специ ал ьн ое и роектно-конструкторское бюро "Дискрет" Одесского политехнического института (72) А,Г. Шипита, Е.Л, Полин, А.В. Дрозд, В.С, Волощук и В,Н. Лацин (53) 681,325 (088.8) (56) Авторское свидетельство СССР

¹ 842804, кл. G 06 F 7/552, 1979.

Авторское свидетельство СССР

¹ 1600541, кл. G 06 F 7/552, 1988. (54) МАТРИЧНОЕ УСТРОЙСТВО ДЛЯ ВОЗВЕДЕНИЯ В КВАДРАТ (57) Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах. Цель изобретения — повышение достоверности функционирования. Устройство содержит квадратор, коммутатор, регистр операнда, Изобретение относится к вычислительной технике и может быть использовано для возведения чисел в квадрат с контролем функционирования во время простоя;

Цель изобретения — повышение достоверности функционирования.

На фиг. 1 представлена схема матричного устройства для возведения в квадрат с контролем (для n = 6); на фиг. 2 — временная диаграмма работы исправного устройства в контрольном режиме (для n = 6), Устройство (см. фиг. 1) содержит коммутатор 1, регистр 2 операнда, элемент И 3, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 5, квад. Юц„1686439 А1 элемент И, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй триггеры, элемент ИЛИ, регистр результата, первый и второй сумматоры, схему сравнения со связями. Устройство работает в двух режимах: рабочем и контрольном, В рабочем режиме операнд с входа операнда поступает на регистр операнда, а в регистре результата регистрируется значение квадрата операнда, вычисленное на квадраторе. B контрольном режиме сигналы с выходов младших разрядов второго сумматора через коммутатор поступают на вход регистра операнда, В результате происходит самотестирование устройства на всех возможных значениях операнда. Схема сравнения сравнивает значение старших разрядов второго сумматора 13 с инверсией его младших разрядов, а на первом триггере 8 регистрируется сигнал ошибки. 2 ил, ратор 6, выxîä 7 результата устройства, первый триггер 8, элемент ИЛИ 9, второй триггер 10, регистр 11 результата, первый и второй сумматоры 12 и 13, схему 14 сравнения вход 15 операнда устройства, вход 16 начальной установки устройства, тактовый вход 17 устройства, выход 18 сигнала ошибки устройства, выход 19 "Конец теста" устройства, Квадратор 6 реализован и функционирует так, как это описано в аналоге.

Устройство (см. фиг. 1) работает в двух режимах: рабочем и контрольном, В рабочем режиме на выходе второго триггера 10 устанавливается сигнал логического нуля, который, поступая на вход управления—

1686439 коммутатора 1, позволяет прохождение операнда с входов разрядов входа 15 операнда на входы разрядов регистра 2 операнда. Сигнал логического нуля на втором входе элемента И 3 обеспечивает и рохожде- 5 ние разрядов операнда с выходов раэрядое регистра 2 операнда через элементы MCi(ЛЮЧАЮЩЕЕ ИЛИ 5 группы без изменения, С выходов элементов ИСКЛЮЧАЮЩЕЕ

ИЛИ 5 группы операнд поступает на входы 10 разрядов входа квадратора 6, который формирует на выходах разрядов выхода значение результата, записываемое в регистр 11 результата, который работает по тому же синхросигналу, что и регистр 2 операнда, 15 поскольку на элементе ИСКЛЮЧАЮЩЕЕ

ИЛИ 4 этот синхросигнал в рабочем режиме не инвертируется, Разряды результата с выхода регистра 11 результата поступают на выход 7 результата устройства. 8 конт- 20 рольный режим устройство переходит при поступлении сигнала начальной;становки на вход 16 начальной установки (см, фиг, 2).

Сигнал начальной установки сбрасывает первый триггер 8, регистр 2 операнда и ус- 25 танавливает инверсный выход второго триггера 10 в состояние логической единицы, Этот сигнал логической единицы переключает коммутатор 1, разрешает прохождение синхросигнала через:ьлемент И 3 на синх- 30 ровходы первого триггера 8, второго триггера 10 и вторые входы элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ 5 группы, которые одну часть периода синхронизации работают как повторители, а другую — как инверто- 35 ры, что позволяет в течение одного периода синхросигнала на их выходах получать прямое и инверсное значение операнда. Обозначим значение операнда, хранящегося в регистре 2 операнда, через Х, Тогда при 40 высоком уровне синхросигнала на выходах элементов ИСКЛЮЧА1ОЩЕЕ ИЛИ 5 группы появляется операнд Х, а при низком уровне — X. Результат X принимается регистров

11 результата, а на первом сумматоре 12 45 вычисляется разность Х вЂ” Х . На втором сумматоре 13 вычисляется выражение

X - Х + 2" X + Х + 1, или Х - X + (2" - 1) X, ((2" - 1) Х поступает на вход второго слагаемого сумматора 13. 50

Поскольку X - Х = (Х - Х)(2" - 1), то

X -Х +(2"-1) X=:(2"-1) X. Так как (2" - 1) X = 2"(Х - 1)+ (X — 1), то на схеме 14 сравнения (см, фиг. 2) поразрядно сравниваются старшие и младшие разряды суммы, 55 вычислеНной вторым сумматором 12, Одновременно, так как(2" — 1) Х =2п(Х-1)+ X+ 1, на регистр 2 операнда принимается следующий операнд Х + 1. Поскольку в начале контрольного режима Х = О, то Х будет иэменяться от 0 до 31 (для n = 6), à X соответственно — от 63 до 32. При Х = 32, à X = 31 на выходах младших разрядов первого сумматора 12 вырабатывается значение Х+ 1 =32, т, е. седьмой разряд суммы на выходе второго сумматора 13 принимает значение логической единицы, что является признаком ,окончания контрольного режима. Значение логической единицы через элемент

ИЛИ 9 поступает на информационный вход второго триггера 10, который, переключаясь, возвращает устройство в состояние, соответствующее рабочему режиму.

При возникновении ошибки сигнал логической единицы с выхода схемы 14 сравнения поступает на информационный вход первого триггера 8 и через элемент ИЛИ 9 — на информационный вход триггера 10, т. е. H выходе 18 ошибки сигнала появляется сигнал логической единицы, соответствующий наличию ошибки в работе устройства, а на выходе 19 "Конец тес а" — сигнал логический нуль, соответствующий окончанию контрольного режима. Таким образом, при обнаружении ошибки устройство переводится в рабочий режим, так как сигнал логического нуля с выхода второго триггера 10 блокирует прохождение синхросигнала через элемент И 3, разрешает их прохождение через элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 4 без инвертирования и переключает коммутатор

1 в состояние коммутации на вход регистра

2 операнда сигналов с входа 15 операнда.

Формула изобретения

Матричное устройство для возведения в квадрат, содержащее элемент И, элемент

ИСКЛЮЧАЮЩЕЕ ИЛИ, квадратор, первый триггер, регистр операнда, регистр результата и схему сравнения, причем выход схемы сравнения соединен с информационным входом первого триггера, вход установки в

"О" которого соединен с входом установки в ."О" регистра операнда и входом начальной установки устройства, тактовый вход которого соединен с входом разрешения записи регистра операнда, выход регистра результата является выходом результата устройства, выходы разрядов выхода кеадратора соединены с входами соответствующих разрядов информационного входа регистра результата, выход первого триггера является выходом сигнала ошибки устройства, о т л и ч а ю щ е е с я гем, что, с целью повышения достоверности функционирования, оно содержит коммутато:, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент

ИЛИ, второй триггер, пеовый и второй сумматоры, причем выходы младших разрядов выхода суммы второго сумматора соединены с входами разрядов первого входа схемы

1686439 фиеЛ сравнения и входами разрядов первого информационного входа коммутатора, второй информационный вход которого соединен с входом операнда устройства, выход коммутатора соединен с информационным входом регистра операнда, выходы разрядов которого соединены с первыми входами соответствующих элементов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы которых соединены с входами соответствующих разрядов входа квадратора, выход регистра результата соединен с входом первого слагаемого первого сумматора, выход суммы которого соединен с входом первого слагаемого второго сумматора, выходы старших разрядов выхода суммы которого соединены с входами разрядов второго входа схемы сравнения, выходы разрядов выхода квадратора соединены с инверсными входами соответствующих разрядов входа второго слагаемого первого сумматора, вход переноса которого соединен с входом переноса второго сумматора и входом уровня логической единицы устройства, вход начальной установки которого соединен с входом установки в "0" второго триггера, информационный вход которого соединен с выходом элемента ИЛИ, первый и зторой входы которого соединены соот5 ветственно с выходом (n + 1)-ro (n — разрядность операнда) разряда выхода суммы второго сумматора и выходом схемы сравнения, тактовый вход устройства соединен с первыми входами элемента И и элемента

10 ИСКЛЮЧАЮЩЕЕ ИЛИ, вторые входы которых соединены с управляющим входом коммутатора, инверсным выходом второго триггера и выходом "Коне теста" устройства, выход эле". ента I4 соединен с вторыми

15 входами эле, "-;нтов ИСКЛЮЧАЮЩЕЕ ИЛИ группы, входами разреше .ия записи первого и вторагг триггеров, выход элемента ИСКЛЮЧАЮЦЕЕ ИЛИ соединен с входом разрешения запис регистоа результата, 20 выход К-го (K = 1 - n) элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы соединен с прямым sxoдом К-го разряда и инверсным входом (и +

К)-го разряда входа второго слагаемого второго сумматора.

1б86439

Вью&,5

ggix.5n.8

ВЬМ5а. >0 gpgg ggqp ф gf... РБЗ !ОВ9 tl29

УУ У, 986 !23

g чая и зж maes

Дым.75а 13

Редактор Т. Шагова

Заказ 3598 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35. Раушская наб., 4/5 йм.ба 2

8ь)х.бл. 3

Bsix. бл, М

Составитель А, Клюев

Техред M.Mîðãåíòàë Корректор М, Шароши

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина. 101