Устройство для адресации

 

Изобретение относится к автоматике и вычислительной технике и может быть использовано в качестве аппаратного модуля связывания математических и физических адресов Цель изобретения - расширение функциональных возможностей устройства за счет придания ему способности самоконтроля Устройство содержит переключатели 1 -3 регистр 4 логического адреса дешифратор 5 логического адреса первую группу элементов ИЛИ 6 7, элементы 8 9 коммутации , шифратор 11 физического адреса, регистр 13 физического адреса, вторую группу элементов ИЛИ 15, 16 шифратор 17 логического адреса, блоки 20 и 21 контроля, выходной элемент ИЛИ 22 Устройство может использоваться не только как устройство для адресации, но и как устройство связывания математических и физических адресов в отказоустойчивых вычислительных системах 1 з п ф-лы, 2 ил Ё

СО)ОЗ СОБЕТГ:КИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (яys G 06 F 12/00

ГОСУДАРСТ8ЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) 1573458 (21) 4753002/24 (22) 23.10.89 (46) 23,10.91. Бюл. ¹ 39 (72) Н.Г»Пархоменко, С,В,Ксзелков, В.Ю.Лозбенев и С.С.Карпенко (53) 681.325(088,8) (56) Авторское свидетельство СССР

¹ 1573458 (положительное решение по заявке № 4487231/24-24 от 26,09.1988 г)-.прототип (54) УСТРОЙСТВО ДЛЯ АДРЕСАЦИИ (57) Изобретение относится к автоматике и вычислительной технике и может быть использовано в качестве аппаратного модуля связывания математических и физических

Изобретение относится к автоматике и вычислительной технике и может быть использовано в качестве модуля связывания логических и физических адресов любых функционально законченных блоков (процессоров, блоков памяти и т.д.).

Целью изобретения является расширение функциональных возможностей устройства за счет придания ему способности самоконтроля.

На фиг. 1 представлена функциональная схема устройства (для трех блоков памяти); на фиг. 2 -- схема блока контроля.

Устройство содержит группу переключателей 1 — 3, регистр 4 логического адреса, дешифратор 5 логического адреса. первую группу элементов ИЛИ 6, 7, элементы 8 и 9 коммутации первой и второй групп, вход 10 логического адреса, шифратор 11 физического адреса, выход 12 физического адреса, регистр 13 и дешифратор 14 физического

„„SU «„1686449 А2 адресов. Цель изобретения — расширение функциональных возможностей устройства за счет придания ему способности самоконтроля. Устройство содержит переключатели

1 — 3, регистр 4 логического адреса, дешифратор 5 логического адреса, первую группу элементов ИЛИ б, 7, элементы 8, 9 коммутации, шифратор 11 физического адреса, регистр 13 физического адреса, вторую группу элементов ИЛИ 15, 16, шифратор 17 логического адреса, блоки 20 и 21 контроля, выходной элемент ИЛИ 22. Устройство может использоваться не только как устройство для адресации, но и как устройство связывания математических и физических адресов в отказоустойчивых вычислительных системах. 1 з.п. ф-лы, 2 ил. адреса, вторую группу элементов ИЛИ 15 и

16, шифратор 17 логического адреса, выход

18 логического адреса, вход 19 физического адреса, блоки 20 и 21 контроля, выходной

Ъ элемент ИЛИ 22, выход 23 признака неисп- О" равности, вход 24 "Контроль 1", вход 25 00

"Контроль 2". Каждый блок контроля (см. О фиг. 2) содержит мультиплексор 26, демуль- . Д, типлексор 27, схему 28 сравнения и элемент ф

ИЛИ 29, первый 30 и второй 31 информаци- О онные входы. первый 32 и второй 33 информационные выходы, вход 34 начала работы, управляющий вход 35. выход 36 признака ) 1 неисправности.

Устройство работает следующим образом.

Сразу же после подачи питания начинается сеанс коммутации в матрице (элементы

6-9, 15, 16) в соответствии с сигналами переключателей 1 — 3. Сигнал высокого уровня (BY) на выходе переключателей 1-3 соответ1686449 ствует состоянию "Блок включен/исправ ен", сигнал низкого уровня/НУ/ — "Блок выключен/неисправен". После завершения переходных процессов в матричном коммутаторе устройство готово к работе в режиме связывания логических и физических адресов (ЛА и ФА). При этом преобразования ЛА — ФА и ФА — ЛА происходят совершенно независимо друг от друга: ЛА, поступающий вход 10, преобразуется в ФА на выходе 12, а ФА с входа 19 — в ЛА на выходе 18. B те моменты времени, когда центральный процессор не использует связанный адрес (после его захвата), устройство может переводиться в один из двух режимов контроля. Режимы эти отличаются друг от друга только тем, какой адрес является контрольным — ЛА на входе 10("Контроль 1") или ФА на входе 19 (" Контроль 2"), Режимы задак>тся следующим образом. ким внешни> онтроль 1" онтроль 2" ещенная к

Рассмотрим режим "Контроль 1". В этом случае сигнал BY .на входе 24 через вход начала работы первого БК 20 разрешает работу схемы 28 сравнения БК 20. Тот же сигнал BY на входе 24 через управляющий вход второго БК 21, во-первых, поступая на управляющий вход мультиплексора 26, делает возможным прохождение ФА с выхода шифратора ФА 11 на первый информационный выход БК 21 и, во-вторых, поступая на управляющий вход демультиплексора 27, направляет сигнал с его входа на его первый выход, (Сигнал BY /НУ/ на управляющем входе мультиплексора 26 означает соединение его выхода с его вторым (первым) входом, сигнал BY /НУ/ на управляющем входе демультиплексора 27 означает соединение его входа с его первым (вторым) выходом).

Поскольку в режиме "Контроль 1" сигнал нэ входе 25 имеет НУ, то схема сравнения 28 второго БК 21 не работает, Таким образом; в режиме "Контроль 1" второй БК разрешает поступление на вход регистра 13 ФА, физического адреса, поступающего с выхода шифратора 11, и одновременно с этим, обеспечивает отключение выхода 12 и входа

19 от остальной схемы. В первом БК (блок

20) осуществляется сравнение логического адреса, поступающего с входа 10, с логическим адресом, снимаемым с выхода шифратора 17. Тэк происходит контрольное преобразование ЛА ФА и обратное преоб10

55 разование ФА ЛА со сравнением исходного и полученного ЛА. Аналогично, в режиме

"Контроль 2" первый БК обеспечивает поступление на вход регистра 4 логического адреса, поступающего с выхода шифратора

17, и, одновременно с этим, отключение выхода 18 и входа 10 от остальной схемы. Во втором БК осуществляется сравнение ФА, поступающего с входа 19, с ФА, снимаемым с выхода шифратора 11, Так происходят контрольные преобразования ФА ЛА и обратное преобразование ЛА ФА (со сравнением исходного и полученного ФА). Сигнал неисправности, снимаемый в режиме

"Контроль 1" с выхода БК 20, э в режиме

"Контроль 2" — с выхода БК 21, поступает через элемент ИЛИ 22 на выход 23 устройства и используется как флаг — признак неисправности устройства для адресации.

Формула изобретения

1. Устройство для адресации по авт. св, N 1573458, о т л и ч а ю щ е е с я тем, что. с целью расширения функциональных возможностей за счет придания ему способности самоконтроля, в него введены два блока контроля и выходной элемент ИЛИ, причем входы логического и физического адресов устройства соединены с первыми информационными входами первого и второго блоков контроля соответственно, первые информационные выходы которых соединены с информационными входами регистров логического и физического адресов соответственно, а вторые информационные выходы являются соответственно выходами логического и физического адресов устройства, вторые информационные входы блоков контроля соединены соответственно с выходами шифраторов логического и физического адресов, вход начала работы первого блока контроля и управляющий вход второго блоков контроля объединены и являются входом "Контроль 1" устройства, управляющий вход первого блока контроля и вход начала работы второго блоков контроля объединены и являются входом "Контроль 2" устройства, выходы признака неисправности блоков контроля соединены с входами выходного элемента ИЛИ, выход которого явФ ляется выходом признака неисправности устройства.

2. Устройство по п.1, о т л и ч а ю щ е ес я тем. что блок контроля содержит мультиплексор, демультиплексор, схему сравнения и элемент ИЛИ, причем вход начала работы блока соединен с первым входом элемента ИЛИ и с управляющим входом схемы сравнения, управляющий вход блока соединен с вторым входом элемента ИЛИ и с управляющим входом муль1686449

Фиг.1

Фиа2

Составитель А.Баркина

Техред М.Моргентал Корректор М.Демчик

Редактор Т. Шагова

Заказ 3599 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 типлексора, выход которого является первым информационным выходом блока, первый информационный вход которого соединен с первым информационным входом мультиплексора и первым входом схемы сравнения, выход которой является выходом признака неисправности блока, второй информационный вход которого соединен с вторым информационным входом мультиплексора и информационным входом демультиплексора, первый выход которого соединен с вторым входом схе5 мы сравнения, управляющий вход — с выходом элемента ИЛИ, а второй выход является вторым информационным выходом блока.