Измеритель частоты

 

Изобретение относится к радиоизмерительной технике и может использоваться для определения частоты сигналов при наличии помех. Целью изобретения является уменьшение времени измерения частоты. Измеритель частоты содержит блок аналого-цифрового преобразования, оперативное запоминающее устройство, блок управления и решающий блок. Введение блоков алгебраического суммирования и формирователей импульсных последовательностей позволяет исключить операции умножения при определении частоты, что и обеспечивает сокращение длительности измерения . 3 з.п.ф-лы, 7 ил., 3 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (ss>s G 01 R 23/00

ГОСУДАР СТ В Е ННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4752635/21 (22) 20.10.89 (46) 15.11.91. Бюл. М 42 (71) Красноярский политехнический институт (72) М.К.Чмых (53) 621.317(088,8) (56) Авторское свидетельство СССР

М 1296955, кл, G 01 R 23/00, 1987. (54) ИЗМЕРИТЕЛЬ ЧАСТОТЫ (57) Изобретение относится к радиоиэмерительной технике и может использоваться

Изобретение относится к радиоизмерительной технике и может использоваться для определения частоты сигналов при наличии помех, Целью изобретения является уменьшение времени измерения частоты, На фиг.1 приведена структурная схема измерителя частоты; на фиг.2-5 — структурные схемы входящих в измеритель блоков; на фиг.6 — алгоритм работы измерителя; на фиг.7 — вид частотной характеристики.

Измеритель частоты (фиг,1) содержит блок 1 аналого-цифрового преобразования, оперативное запоминающее устройство (ОЗУ) 2, блоки 3 и 4 алгебраического суммирования, формирователи 5 и 6 импульсных последовательностей, блок 7 управления и решающий блок 8, соединенный своим двунаправленным входом через шину 9 адреса с входами блоков 3 и 4 алгебраического суммирования и адресными входами формирователей 5 и 6 импульсных последовательностей, входы которых с помощью. Ы 1691768 А1 для определения частоты сигналов при наличии помех. Целью изобретения является уменьшение времени измерения частоты, Измеритель частоты содержит блок аналого-цифрового преобразования, оперативное запоминающее устройство, блок управления и решающий блок. Введение блоков алгебраического суммирования и формирователей импульсных последовательностей позволяет исключить операции умножения при определении частоты, что и обеспечивает сокращение длительности измерения. 3 з.п,ф-лы, 7 ил., 3 табл, шины 10 данных объединены с входом блока

8 и с выходами блоков 3 и 4 алгебраического суммирования. Входы управления знаком ф суммирования и вычитания блоков 3 и 4 подключены к соответствующим выходам формирователей 5 и 6 импу.|ьсных последо- — а вательностей, входы тактовых и установоч- Ос, ных импульсов которых подключены соответственно к выходам тактовых и установочных импульсов блока 7 управления, соединенного адресным выходом по шине

11 адреса с адресным входом оперативного запоминающего устройства 2. В ыход ОЗУ ©

2 по шине 12 данных обьединен с информационными входами блоков 3 и 4 алгебраического суммирования, подключенных а установочными и синхронизирующими входами к соответствующим выходам блока 7 управления, соединенного своим вторым выходом синхронизации с входом синхронизации блока 1 аналого-цифрового преобразования. Вход блока 1 является первым входом измерителя. Информацион1691768 ный вход 03У 2 соединен по шине 13 данных с выходом блока 1 аналого-цифрового преобразования, Выходы и входы управляющих сигналов решающего блока 8 подсоединены к соответствующим входам и выходам блока 7 управления, вход "Пуск" которого является вторым входом измерителя, Формирователь импульсных последовательностей (фиг,2) содержит регистр 14 памяти, делитель 15 с переменным коэффициентом деления, регистр 16 памяти, сумматор 17, мультиплексор 18, регистр 19 памяти, одновибратор 20, триггер 21, дешифратор 22, элемент И 23, элемент ИЛИ

24 и шины 25-28, причем вход дешифратора

22 является адресным входом формирователей 5 и 6 импульсных последовательностей, а первый выход дешифратора 22 подключен к входу записи регистра 16 памяти, выход регистра 16 через последовательно соединенные сумматор 17, мультиплексор 18 и регистр 19 памяти подключен к второму входу сумматора 17, Второй выход регистра 19 подключен через одновибратор 20 к первому входу элемента И 23, второй вход которого является входом тактовых импульсов формирователя импульсных последовательностей, Вход регистра 16 памяти является входом формирователей 5 и 6 импульсных последо- вательностей и объединен с вторым входом мультиплексора 18, входом регистра 14 памяти и первым входом делителя 15 с переменным коэффициентом деления, второй вход которого соединен с выходом элемента И 23, третий вход — с выходом регистра

14 памяти. Вход записи регистра 14 подключен к второму входу дешифратора 22, третий выход дешифратора 22 соединен с четвертым входом делителя 15 с переменным коэффициентом деления, четвертый выход — с третьим входом мультиплексора

18 и через элемент ИЛИ 24 с входом записи регистра 19 памяти, Выход делителя 15 с переменным коэффициентом деления подключен к второму входу элемента ИЛИ 24 и входу сброса триггера 21, установочный вход которого является входом установочных импульсов формирователей 5 и 6 импульсных последовательностей, а выходы— выходами управления знаками суммирования и вычитания.

Блок 7 управления (фиг.3) содержит делитель 20 частоты, дешифратор 30, генератор 31 тактовых импульсов, RS-триггеры 32 и 33, элемент 34 совпадения, счетчик 35 адреса, элемент 36 совпадения, счетчик 37 режимов, элемент ИЛИ 38, элементы 39 и 40 совпадения, элементы ИЛИ 41 и 42 и шину

43, причем первый вход элемента ИЛИ 38 является входом "Пуск" блока 7 управления, выход счетчика 35 адреса является адресным входом блока 7 управления, второй вы5 ход счетчика 35 адреса подключен к второму входу элемента ИЛИ 38 и первому входу элемента 34 совпадения, выход которого соединен с вторым входом RS-триггера 32.

Выходы RS-триггера 32 и 33 подключены к

10 входам элемента 36 совпадения, а первые входы RS-триггеров 32 и 33 обьединены с выходом элемента 36 совпадения и с входом счетчика 37 режимов, счетный вход которого соединен с выходом элемента ИЛИ 38, а

15 выход с помощью шины 43 — с входом дешифратора ЗО. Второй вход RS-триггер» ЗЗ, третьи входы счетчика 37 режимов и элемента ИЛИ 38 являются соответственно первым, вторым и третьим входами

20 управляющих сигналов блока 7 управления.

Выход генератора 31 тактовых импульсов соединен с входом делителя 29 частоты и первым входом элемента 40 совпадения, выход которого объединен с первым входом

25 элемента ИЛИ 41, с выходом тактовых импульсов и с выходом синхронизации блока

7 управления. Первый выход дешифратора

30 соединен с вторым входом элемента ИЛИ

42, выход которого объединен с входом

30 счетчика 35 адреса и выходом установочных импульсов блока 7 управления, второй выход дешифратора 30 соединен с вторыми входами элемента 40 совпадения и элемента 34 совпадения, третий и четвертый выход

35 дешифратора 30, соединенный также с первыми входами элемента 39 совпадения и элемента ИЛИ 42 являются соответственно первым и вторым выходами управляющих сигналов блока 7 управления, Выход эле40 мента 39 совпадения подключен к второму выходу синхронизации блока 7 управления и второму входу элемента ИЛИ 41, выход которого соединен со счетным входом счетчика 35 адреса и является первым выходом

45 синхронизации блока 7 управления.

Решающий блок 8 (фиг,4} содержит микропроцессорный модуль 44. постоянно» запоминающее устройство 45, дешифратор

46, оперативное запоминающее устрой:тво

50 47, индикатор 48, контроллер 49 прерывания, клавиатуру 50, шины 9, 10, 51, причем выход модуля 44 по шине 9 адреса соединен с входами блоков 45, 46, 47, индикатора 48 и клавиатуры 50, а вход па шине 10 данных

55 — с выходом устройства 45 и входами ЗЛУ

47, индикатора 48 и клавиатуры 50, шины 9 и 10 являются входами решающего блока 8.

Второй входустройства 45соединен с выходом дешифратора 46, второй выход которого подключен к третьему входу ОЗУ 47, 1691768

25

45 где

55 третьи входы индикатора 48 и клавиатуры

50 через шину 51 управляющих сигналов соединены с вторым выходом микропроцессорного модуля 44, к входам которого подключены выходы контроллера 49 прерывания, входы контроллера 49 прерывания и третий — пятый выходы микропроцессорного модуля 44 являются входами и выходами управляющих сигналов решающего блока 8.

Блок алгебраического суммирования (фиг.5) содержит арифметика-логический блок 52, регистр 53 памяти, счетчик 54. буферный элемент 55, дешифратор 56 и шины

57 — 59, причем первый вход арифметико- логического блока 52 является информационным входом блока алгебраического суммирования, второй вход по шине 57 соединен с выходом регистра 53 памяти и первым входом буферного элемента 55, выход которого является информационным выходом блока алгебраического суммирования, Третий и четвертый входы арифметикологического блока 52 являются входами управления знаками суммирования и вычитания блока алгебраического суммирования, а выход арифметика-логического блока

52 по шине 58 подключен к входу регистра

53 памяти, второй выход которого соединен со счетным входом счетчика 54, подключенного по шине 59 к второму входу буферного элемента 55. Второй вход счетчика 54 подключен к установочному входу регистра 53 памяти, являющемуся входом установочных импульсов блока алгебраического суммирования. Третий вход регистра 53 памяти является тактовым входом блока алгебраического суммирования, третий вход буферного элемента 55 соединен с выходом дешифратора 56, вход которого является входом блока алгебраического суммирования.

Сущность технического решения заключается в использовании алгоритма а = ас + ая

2 2 2 ()

1 " ас,s = —,, Si gc,sl, (2)

Ni =о

И вЂ” число точек дискретизированного сигнала; . Si = S(tl д (t — i То) — дискретизирован ный с интервалом дискретизации Т, измеряемый сигнал;

S(t) Входной сигнал;

gc,si = дс,s (t) д(-iT<) — дискретизированные прямоугольные импульсы со скважностью два и частотой F, д (t-i To) — дел ьта-фу н кци я;

g<(t) = sign (cos o t);

g {1) = sign(sin юо t): ю,= 2тР,.

sign — знаковая функция.

Измерение частоты основано на гом, что весь частотный диапазон от F до Fs разбивается на М точек. Хотя, в общем случае, M может быть не равно N, в дальнейшем будем считать М = К, В каждой из точек частоты находится ап, определяемое по

2 формуле (1), Результат измерения определяется через номер частоты и. соответствующий максимуму а 2.

Частотная характеристика алгоритма (1) имеет вид где I = 1,2... — целые числа.

Вид Ф(й)) приведен на фиг.7. Если в измеряемом сигнале присутствует гармоническая составляющая полезного сигнала с доминирующей амплитудой на фоне спектральных составляющих помех и шумов, то при прохождении всех частотных точек диапазона от F„po Fs максимальное значение а будет однозначно соответствовать частоте полезного сигнала. В ансамбле значений ал будут промежуточные максимумы, но они будут по величине меньше основного сигнала.

Можно рассмотреть преимущества и недостатки алгоритма (1) по сравнению с классическим спектральным анализом с использованием гармонических опорных сигналов.

При классическом спектральном анализе частотная характеристика имеет полосу прозрачности только на одной частоте. Частотная характеристика алгоритма (1) имеет полосы прозрачности на 3- ь 5-й и т.д. гармониках. Безусловно, при спектральном анализе это бы привело к искажению спектрального состава сигнала, но при решении задачи измерения частоты эта особенность частотной характеристики алгоритма не приводит к искажениям результата измерения, С другой стороны, применение алгоритма (1) существенно упрощает задачу спектра, Функция gс, (т) имеет значение =1, т.е. в алгоритме (1) отсутствует операция перемножения, Кроме того, существенно упрощается операция формирования g<,().

При классическом спектральном анализе, при котором gc(t) = cos во t, gc(t) = sin <й, t, необходимо формирование значений тригонометрических функций, что требует либо большого времени, либо при предваритель1691768 ном формировании требует памяти большой емкости.

Измеритель частоты работает следующим образом, В процессе работы измеритель может находиться в нескольких режимах, определяемых состоянием счетчика 37 режимов блока 7 управления. Режимы измерителя показаны в табл.1, Для простоты будем обозначать эти режимы по двоичному состоянию счетчика 37 режимов; состояния "00" ..

II 01 1t н 1 0 1 13 1 1 11

Исходное состояние "00". В этом случае измеритель частоты находится в состоянии ожидания. По приходу импульса "Пуск" на блок 7 управления измеритель частоты переводится в режим "01", В этом режиме блок аналого-цифрового преобразования осуществляет преобразование входного сигнала с интервалом дискретизации То.

Интервал дискретизации выбирается исходя иэ верхней частоты Ft частотного диапазона измеряемого сигнала. Результат аналого-цифрового преобразования иэ блока 1 по шине 13 подается в ОЗУ 2 и запоминается s его ячейках, адрес которых задается по шине 11 блоком 7 управления.

В блоке 7 управления та,же формируются импульсы синхронизации ОЗУ 2.

В ОЗУ 2 накапливается N точек измеряемого сигнала, Число точек N выбирается исходя из разрешающей способности, связанной с погрешностью измерения частоты.

Общее время дискретизации сигнала (время накопления) равно, "н = NTo. (4)

Разрешающая способность Л f> связана с временем накопления соотношением

Л1р = 1/Тн (5)

Отсюда можно получить ориентировочное значение N:

1 1 = Тн/То = 1 И р То (Я

Интервал дискретизации связан с в- ..хней частотой измеряемого частотного диапазона соотношением

То < 1/2Рв. (7)

После записи в ОЗУ 2 N дискретизированных точек сигнала процесс накопления заканчивается, Далее начинается процесс обработки полученной информации, Обработка сигнала, основанная на алгоритме (1)., происходит в блоках 3 и 4 алгебраического суммирования. Термин "алгебраическое суммирование" обусловлен тем, что суммирование в этом блоке осуществляется со знаком плюс или минус.

Знак при суммировании в блоке 3, 4 определяется управляющими сигналами, 5

45 поступающими от блоков 5 и 6 — формирователей импульсных последовательностей.

Прежде чем начнется процесс алгебраического суммирования, блоком 7 управления формируется режим "10", в котором осуществляется предварительная установка начальных состояний регионов памяти

14, 16, 19 и делителя 15 с переменным коэффициентом деления формирователей 5 и 6.

Коды начальных состояний вычисляются в решающем блокс 8, причем коды для первой частоты вычисляются заранее в течение времени, пока осуществляется аналого-цифровое преобразование сигнала. B этом же режиме осуществляется сброс в нулевое состояние регистров 53 памяти блоков 3, 4 алгебраического суммирования и триггеров 21 формирователей ", 6 импульсных последовательностей. Кроме того, в этом режиме осуществляется чтение регистров 53 памяти блоков 3 и 4 алгебраического суммирования (запись информации иэ регистров 53 памяти блоков 3 и 4 алгебраического суммирования в 03У 47 решающего блока 8).

После выполнения укаэанных операций сигналом с решающего блока 8 измери гель частоты через блок 7 управления переводят в режим "11", в котором формирователи 5 и

6 импульсных последовательностей начинают формировать импульсы управления знаком суммирования и вычитания в блока;: 3 и

4 алгебраического суммирования.

Синхронизирующие импульсы на блоки

3 и 4 алгебраического суммирования и формирователи 5 и 6 импульсных последовательностей формируются в блоке 7 управления. Одновременно с тактом суммирования в блоках 3 и 4 происходит изменение адреса ОЗУ 2, В этом же режиме "11" в течение времени, пока в блоках 3 и 4 алгебраического суммирования выполняются операции =уммирования, в решающем блоке 8 выполняются операции квадратичного суммирования кодов результатов предыдущей операции алгебраического суммирования, а также вычисление исходных данных для следующей частоты. На первом такте вычисление квадратичной суммы осуществляется формально, так как предыдущее состояние регистров 53 памяти блоков 3 и 4 алгебраического суммирования равно нулю.

Но для формализации выполнения режимов такая операция целесообразна. В этом же режиме "11" осуществляется сравнение полученного значения квадратичной суммы с максимальным значением этой суммы.

Максимальное значение этой суммы хранится в одной из ячеек РВУ 47 решающего

1691768

5

20

40 блока 8, При равенстве текущего значения квадратичной суммы и максимального значения этой суммы состояние ячейки памяти, в которой записано максимальное значение квадратичной суммы, не изменяется, В исходном состоянии максимальное значение квадратичной суммы равно нулю.

После окончания алгебраического суммирования в блоках 3 и 4 алгебраического суммирования N кодов, записанных в ОЗУ

2, и окончания вычисления в решающем блоке 8 квадратичной суммы и исходных данных для следующей частоты измеритель частоты через блок 7 управления переводится в режим "10" и начинают выполняться операция этого режима.

Далее процесс циклически повторяется в соответствии с алгоритмом работы решающего блока 8 (см.фиг.б) до перебора N частот, После этого результат измерения поступает на индикацию в решающий блок

8, а режим работы измерителя частоты через блок 7 управления переходит в режим ожидания "00" до поступления следующего импульса "Пуск".

Рассмотрим работу блоков, входящих в состав измерителя частоты.

Блок 7 управления (фиг.3). Основными узлами блока 7 управления являются счетчик 35 адреса и счетчик 37 режимов, В исходном состоянии с,етчик 37 режимов находится в состоянии "00". Сброс в это состояние осуществляется импульсами от решающего блока 8. Состояние "00" счетчика 37 режимов дешифруется дешифратором

30 и потенциал с его выхода через элемент

ИЛИ 42 поступает на блоки 3 и 4 алгебраического суммирования и формирователи 5 и

6 импульсных последовательностей, Запуск измерительного цикла осуществляется импульсом "Пуск", который поступает через элемент ИЛИ 38 на счетный вход счетчика

37 режимов и переводит его в состояние

"01", которое определяет режим "01" измерителя частоты.

Состояние "01" счетчика 37 режимов дешифруется дешифратором 30. Потенциал с выхода дешифратора 30 поступает на решающий блок 8 через элсмент ИЛИ 42 на блоки

3 и 4 алгебраического суммирования и формироэатели 5 и 6 импульсных последовательностей для сброса в нулевое состояние регистра 53 памяти блоков 3 и 4 триггера 21 формирователей 5 и 6, Кроме тото, этим потенциалом открывается элемент 39 совпадения, через который импульсы синхронизации поступают на блок 1 аналого-цифрового преобразователя и через элемент ИЛИ 41 — на ОЗУ 2 и на счетный вход счетчика 35 адреса.

Счетчик 35 адреса, кодовое состояние которого по шине 11 адреса поступает на

ОЗУ 2, определяет адрес ячейки ОЗУ 2, в которую записывается i-й результат аналого-цифрового преобразования — см. формулу (2). Емкость счетчика 35 равна N. По окончании режима "01" (аналого-цифрового преобразования) счетчик 35 переполняется, на его выходе формируется импульс. который через элемент ИЛИ 38 переводит счетчик 37 режимов в состояние "10". Состояние

"10" счетчика 37 дешифруется дешифратором 30 и потенциал с его выхода поступает на решающий блок 8. В режиме "10" решающий блок выполняет запись исходных состояний в регистры 14, 16. 19 памяти и делитель 15 с переменным коэффициентом деления формирователей 5 и 6 импульсных последовательностей, а также чтение регистров 53 блоков 3 и 4 алгебраического =уммирования.

После окончания этих операций решающий блок 8 формирует импульс, который поступает через элемент ИЛИ 38 на счетчик

37 режимов и переводит счетчик 37 в очередное состояние "11". Это состояние дешифруется дешифратором 30. Потенциал с выходэ дешифратора 30 B этом состоянии открывает элемент 34 совпадения, элемент

40 совпадения, через который импульсы от генератора 31 тактовых импульсов поступают на блоки 3 и 4 алгебоаического суммирования и формирователи 5 и 6 импульсных последовательностей, а также через элемент ИЛИ 41 на ОЗУ 2 и на счетный вход счетчика 35 адреса.

Счетчик 35 адреса, как и в режиме "01", определяет адрес ячейки ОЗУ 2, с которой в этом режиме считывается информация и по шине 12 передается на блоки 3 и 4 алгебраического суммирования. После считывания всех N ячеек ОЗУ 2 счетч к 35 адреса переполняется, на его выходе формируется импульс, который через элемент 34 совпадения переводит RS-триггер 32 в состояние

"1 . В режиме "11", как указывалось, элемент 34 совпадения открыт, Далее состояние счетчика 37 режимов изменяется либо на состояние "00", если импульс на RS-триггер 33 от решающего блока 8 еще не пришел, либо на состояние "10", если импульс . решающего блока 8 пришел. В любом случае счетчик 37 режимов выходит иэ состояния "11" и элемент 40 совпадения закрывается. Состояние счетчика 35 адреса фиксируется в нулевом состоянии. С приходом импульса от решающего блока 8, который сигнализирует об окончании вычисления квадратичной суммы, сравнения с максимальным значением и вычисле1691768

15

30

35 ния исходных данных для (п+1) частоть», RSтриггер 33 переводится в состояние "1". По совпадению состояний RS-триггеров 32 и 33 на выходе элемента 36 совпадения формируется импульс, который устанавливает счетчик 37 режимов в состояние "10", а также переводит RS-триггеры 32 и 33 в состояние "0".

После перехода счетчика 37 режимов в состояние "10" измеритель частоты переводится в режим "10" и цикл повторяется.

Формирователь импульсных последовательностей (фиг,2). До начала активной работы в формирователях 5 и 6 импульсных последовательностей осуществляется установка исходных данных (режим "10" измерителя частоты). Исходные pàíèые вычисляются в решающем блоке 8 и определяются номером анализируемой частоты, В регистр 14 памяти вводится код, рав ный (Т/2To) — целой части отношения Т/2Та где Т = 1/Fp — период анализируемой частоты; То — интервал дискретизации, в регистр

16 памяти вводится код (T/2То} — дробной части отношения Т/2То, Коды, вводимые в регистр 19 памяти и делитель 15 с переменным коэффициентом деления, зависят от номера формировател "» импульсных последовательностей, Б регистре l9 и делителе 15 формирователя 5 импульсной последовательности (назовем формирователем синфазного канала) вводятся cooTsGTGTBpHно коды (Т/4То) и нулевой, B формирователь 6 импульсной последовательности (назовем формирователем ортогонального канала) в регистр 19 памяти вводится код (T/4Òp) — дробной части отношения ЗТ/4То, а в делитель 15 вводится код (Т/4To) — целой части Т/4То

Ввод исходных данных осуществляет-.. от решающего блока по шине 10 данн: гх в регистры памяти 14, 16 и делитель 15 непосредственно. г в регистр 19 памяти че -.з мультиплексор 18, Выбор соответствующего элемента, в который записываются данные, осуществляется дешифратором 22, на вход которого поступает информация об адресе по шине 9 адреса от решающего блока

8. Синхронизирующил импульс записи данных на регистр 19 памяти поступает через элемент ИЛИ 24.

После перевода измерителя частоты в режим "10" на вход делителя 15 с переменным коэффициентом деления через элемент

И 23 поступают тактовые импульсы от блока

7 управления. Делитель 15 имеет коэффициент деления, равный (Т/2Т ). В синфазном канале первый импульс на выходе делителя

15 появляется через (T!2Tp). Этот импульс поступает на триггер 21 исходное сос ояние которого соответствует "1", пер:видит

его в состояние "0" (формируется первая полуволна опорного сигнала), а также поступает через элемент ИЛИ 24 на слнхронлзацию регистра 19 памяти. В рагистр 19 памяти этим импульсом записывается код, равный сумме (Т/2То) + (T/2Tp). Если эта сумма по величине больше 1, то возникает импульс переноса на выходе регистр» 19 памяти, которь»й вбзбу»ждает одновлбратор

20, На выходе одновибратора 20 формируется импульс, перекрыва,ощий прокожде-ние через злемен«. И !3 одного тактового импульса. Таким образом, на выходе делителя 15 очередной импульс возникает через (Т/2То)+ 1 тактовых импульсов (отрицательная полуволна опорного сигнала). Если сумма (Т/2То)+(Т/2Т,) меньше по значению 1, то импульса переноса с выхода регистра 19 памяти не возникает и оч".ðå,äíîé имп«ульс возникает через (Т/2Т,) тактовых лмпульсов. В результате такого взаимодействия импульсов на выходе триггера 21 будут формироваться полуволны опорного сигнала, управляющие суммированием на плюс или на минус кодов, записанных в ячейках памяти 03У 2.

Для примера рассмотрим процесс формирования полуволн опорного сигнала (управляющих импульсов с выхода триггера 21) для Т/Tp = 5,25; т.е. Т/2Т, =- 2,625; Т/4Tp =

=-1,3125; (Т/2Tp) = 2, (Т/2То) =- 0,625; fT/4 "о) =

1; (Т/4Tp) = 0,3125, Результаты расчета синфазного канала приведены в табл,2.

Для ортогонального канала должны формироваться прямоугольнь«е импульсы с полуволнами, по длительности равными

Т/2То, но сдвинутыми относительно тактовых импульсов на Т/4То, т.е. первый импульс на выходе делителя 15 дол кен появляться через (Т/4Tp) тактовых импульсов, второй — через (Т/4Т„-, + Т/2То) тактовых импульсов, j-й через fT/4 4 + jT/2То) тактовых импульсов.

Именно TBK формируются имп»/л ьсы В формирователе импульсной последовательности ортогонального канала.

Продолжим пример. В регистр 19 памяти формирователя 6 импульсной последовательности этого кана""à вводится код (Т/4Tp) = 0,3125, а исходное cGGTopíèå делителя 15 соответствует (Т/4То„: =: 1. Учитывая, что коэффициент делечия делителя 15 равен (Т/2Т„)= 2, первый импульс на выходе делителя 15 будет при воздействли первого тактового импульса. Этот «»мпульс "-.àïèøåò в регистр I9 памяти код -iv«cna 0,31:!5 +

+0,625 = 0,9375, т,е, на выходе регистра 19 памяти импульс перепо»нения на сформи13

14

1691768

40

50 руется, Второй импульс на выходе делителя

15 появится через два тактовых импульса.

В табл.3 приведены результаты расчета для шести полуволн опорного сигнала.

Импульсы с выхода делителя 15, соответствующие моментам окончания полуволн опорного сигнала, поступают на счетный триггер 21, формирующий импульсы управления знаком суммирования кодов дискретизированного измеряемого сигнала. Операция суммирования Bыполняется в блоках 3 и 4 алгебраического суммирования.

Блок алгебраического суммирования (фиг.5). Блоки 3 и 4 алгебраического суммирования должны выполнять суммирование кодов дискретизированного измеряемого сигнала, хранящегося в ячейках ОЗУ 2, причем суммирование должно осуществляться с учетом знака. Сигнал управления знаком формируется в формирователях 5 и 6 импульсных последовательностей. Для выполнения операции суммирования с учетом знака применяется арифметико-логический блок 52, в качестве которого может быть использована микросхема К155 ИПЗ, На вход арифметико-логического блока 52 по шинам 12 и 57 поступают коды от ОЗУ 2 и от регистра 53 памяти. В регистре 53 памяти хранится информация о результате суммированля, которая поступает по шине 58 и записывается в регистр 53 памяти при поступлении информации от блока 7 управления. После очередного суммирования происходит изменение адреса ОЗУ 2, код которого формируется счетчиком 35 адреса блока 7 управления и поступает по шине 11 на ОЗУ 2, Для уменьшения разрядности регистра 53 памяти и арифметико-логического блока 52 введен счетчик 54. На вход счетчика 54 поступает импульс в момент поступления синхронизирующего импульса на синхронизируюший вход регистра 53 памяти в случае, если с выхода арифметика-логического блока 52 поступает сигнал переноса. В этом случае разрядность регистра 53 памяти и арифметико-логического блока 52 может быть равной оазрядности кода, поступающего с ОЗУ 2.

Перед началом суммирования (режим работы измерителя частоты "11") регистр 53 памяти сбрасывается в нулевое состояние (сброс осушествляе-.ся в режиме "10", предшествующем ре киму "11"). По окончании выполнения операции суммирования информация из ре"истра 53 памяти «; счетчик

54 через буферный элемент 55 по шине 10 поступает в решающий блок 8, Информация на буферный элемент 55 поступает по шинам 57 и 59, Перевод буферного элемента 55 в активное состояние передачи информации осуществляется дешифратором 56, на вход которого подводится шина адреса 9 от решающего блока 8.

Решающий блок 8 (фиг.4). Решающий блок 8 может быть реализован в виде микропроцессорной системы. включающей все типовые ее элементы: микропроцессорный модуль 44, постоянное запоминающее устройство 45, оперативное запоминающее устройство 47, дешифратор 46 адреса, контроллер 49 прерываний, шины 9 и 10 адреса и данных, индикаторный узел 48, клавиатуру 50 с контроллером клавиатуры, шину 51.

Работа решающего блока осуществляется в соответствии с алгоритмом работы (фиг.б). После включения измерителя частоты сначала осуществляется ввод данных о параметрах частоты измеряемого сигнала: нижней и верхней частоте, шаге измерения частоты. Эти данные в общем виде могут быть записаны в устройство 45 заранее. В это время или после ввода формируются импульсы, устанавливающие счетчик 37 режимов блока 7 управления в состояние "00", После поступления на блок 7 управления импульса "Пуск" измеритель частоты переводится в режим "01". В этом режиме от блока 7 управления на контроллер 49 прерываний поступает сигнал зг -:роса прерываний и решающий блок 8 переходлт в режим вычисления исходных данных для первой частоты опорного сигнала. После окончания режима 01 измеритель частоты переходит в режим "10". В этом режиме из блока 7 управления на контроллер 49 прерываний поступает сигнал запроса прерываний. В этом режиме решающий блок 8 осуществляет ввод исходных данных в формирователи 5 и б импульсных последовательностей и после этого - чтение (запись информации в ОЗУ 47) регистра 53 памяти.

По окончании этих операций микропроцессорный модуль 44 формирует сигнал готовности — окончания вычисления данных операций. По этому сигналу измеритель частоты переходит в режим "11". В этом p(;)Kplме решающий блок 8 выполняет вычисление квадратичной суммы, сравнение вычисленного значения квадратичной суммы с макси.мальным значением, запоминание текущего максимального значения и номера частоты, который соответствует текущему максимуму, выбоо следующей частоты и ьы:гиcëåние для нее исходных данных

По окончании этих операций м кропроцсссорный модуль 44 формируе сигн-,t готовности, который поступает на блок 7 управления.

1691768

По окончании перебора всех N частотных точек микропроцессорный модуль 44 отправляет полученный результат измерения значения частоты, соответствующий максимуму квадратичной суммы, на индикацию в решающий блок 8 и формирует сигнал окончания измерения частоты, Этот сигнал поступает на блок 7 управления и срабатывает счетчик 37 режимов в состояние "00".

Точность измерения частоты определяется шагом измерения частоты и шумовой составляющей. Если шумовая составляющая меньше шага измерения частоты, то точность измерения частоты может быть повышена алгоритмическим путем без изменения структурной схемы измерителя, Точность измерения может быть повышена, например, путем вычисления разностей квадратичных сумм или корней из квадратичных сумм с последующим использованием интерполяции.

Продолжим сравнение времени измерения известного способа, основанного на классическом спектральном анализе, и способа, по которому реализован предложенный измеритель.

Пусть N = 10 . При анализе одной частоз ты требуется выполнить N умножений и суммирований. С учетом анализа N частот при использовании БПФ время увеличивается в

IgN раз, При использовании для выполнения вычисленных операций и операций формирования функций синуса и косинуса микропроцессоров серии К580 операция умножения и суммирования будет составлять 200 мкс, Тогда на измерение частоты в этом случае потребуется воемя Т<< =

=200 N IgN 10 6 =200 10 10 10

=2, с.

В описанном устройстве время измера" ния определяется операцией суммирования. Время на выполнение этой опера«ии при использовании БИС серии 155 составляет 0,1 мкс. На выполнение измерения частоты в этом случае требуется время порядка

N2 0,1 10 6 = 0,1, с, что более чем на порядок. меньше времени измерения при использовании классического спектральноГо анализа, Таким образом, измеритель частоты позволяет уменьшить время измерения за счет исключения операций умножения при определении частоты, Формула изобретения

1. Измеритель частоты, содержащий блок аналого-цифрового преобразования, решающий блок, оперативное запоминающее устройство и блок управления, первь<й выход синхронизации которого подключен

Я0

55 к входу синхронизации оперативного запоминающего устройства, о т л и ч а ю щ и й— с я тем, что, с целью уменьшения времени измерения, в него дополнительно введены первый и второй блоки алгебраического суммирования, первый и второй формирователи импульсных последовательностей, причем информационный и адресный входы оперативного запоминающего устрой<.тва подключены соответственно к выходу блока аналого-цифрового преобразования к адресному выходу блока управления, а выход объединен с информационными входами первого и второго блоков алгебраического суммирования, входы которых объединены друг с другом, двунаправленным входом решающего блока и адресными входами первого и второго формирователей импульсных последовательностей, выходы первого и второго блоков алгебраического суммирования объединены друг с другом, входом решающего блока и входами перво<о и второго формирователей импульсных последовательностей, выходы управления знаками суммирования и вычитания которых подключены к входам управления знаками суммирования и вычитания одноименных входов блоков алгебраического суммирования, второй выход синхронизации блока управления соединен с входом синхронизации блока аналого-цифрового преобразования, выходы тактовых и установочных импульсов блока управления подключены к соответствующим входам первого и второго блоков алгебраического суммирования и первого и второго формирователей импульсных последовательностей, а первый и второй выходы и первый, второй, третий входы блока управления подключены соответственно к первому и второму входам и первому, второму, третьему выходам решающего блока, выход которого является выходом измерителя частоты, i!Врвый и второй входы измерителя являются соответственно входом бг<ока аналого-цифрового преобразования и входом "Пуск" блока управления.

2. Измеритель частоты по п.1, о т л и ч аю ш, и и с я тем, что формирователь импульсных последовательностей содержит первый, второй и третий регистры памяти, делитель с переменным коэффициентом деления, сумматор, мультиплексор, одновибратор, триггер, дешифратор, элемент И и элемент ИЛИ, причем вход дешифраторв является адресным входом формирователя импульсных последовательностей, а его первый, второй, третий и чегвертый выходы подключены соответственно к входам з виси второго и первого регистров памяти. чет1691768

18 вертому входу делителя с переменным коэффициентом деления и третьему входу мультиплексора, выход второго регистра памяти через последовательно соединенные сумматор, мультиплексор и третий регистр памяти подключен к второму входу сумматора, вход второго регистра памяти является входом формирователя импульсных последовательностей и объединен с вторым входом мультиплексора, первым входом делителя с переменным коэффициентом деления и входом первого регистра памяти, выход которого подключен к третьему входу делителя с переменным коэффициентом деления, второй выход третьего регистра памяти через одновибратор соединен с первым входом элемента И, второй вход которого является входом тактовых импульсов формирователя импульсных последовательностей, а выход подключен к второму входу делителя с переменным коэффициентом деления, выход которого объединен со счетным входом триггера и вторым входом элемента ИЛИ, вход установки триггера является входом установочных импульсов формирователя импульсных последовательностей, а выходы триггера— выходами управления знаками суммирования и вычитания формирователя импульсных последовательностей, выход элемента

ИЛИ соединен с входом записи третьего регистра памяти.

3. Измеритель частоты по п.1, о т л и ч аю шийся тем, что блок управления содержит делитель частоты, дешифратор, генератор тактовых импульсов, первый и второй RS-триггеры, первый, второй, третий и четвертый элементы совпадения, счетчик адреса, первый, второй и третий элементы

ИЛИ и счетчик режимов, причем выходы первого и второго RS-триггеров соединены с входами второго элемента совпадения, а первые входы объединены с выходом второго элемента совпадений и первым входом счетчика режимов. выход которого подключен к входу дешифратора, выход генератора тактовых импульсов через последовательно соединенные четвертый элемент совпадения и второй элемент ИЛИ подключен к счетному входу счетчика адреса, являющемуся первым выходом синхронизации блока управления, четвертый выход дешифратора, являющийся вторым выходом управляющих сигналов блока управления, объединен с первым входом третьего элемента ИЛИ и через третий элемент совпадения подключен к второму входу второго элемента ИЛИ, 35

50 чен к счетному входу счетчика, вход

5

30 который является вторым выходом синхронизации блока управления, первый выход дешифратора подключен к второму входу третьего элемента ИЛИ, выход которогп соединен с входом счетчика адреса и является выходом установочных импульсов блок» управления, выход генератора тактовых импульсов через делитель частоты подклк чен к второму входу третьего элемента совпадения, второй выход дешифратора объединен с вторым входом четвертого элемента cosпадения и вторым входом первого элемента совпадения, выход которого соединен с вторым входом первого RS-триггера, а первый вход объединен с вторым выходом счетчика адреса и вторым входом первого элемента

ИЛИ, третий выход дешифратора является первым выходом управляющих сигHclëoâ блока управления, а второй вход второго

RS-триггера, третий вход счетчика режимов и третий вход первого элемента ИЛИ являются соответственно первым, вторым и третьим управляющими входами блок- управления, первый вход первого элемента

ИЛИ является входом "Пуск" блока управления, а выход подключен к счетному входу счетчика режимов. выход четвертого элемента совпадения является выходом тактовых импульсов блока управления.

4, Измеритель частоты по п.1, о т л и ч аю шийся тем, что блок алгебраического суммирования содержит последовательно соединенные арифметико-логический блок и регистр памяти, выход которого обьединен с первым входом буферного элемента и вторым входом арифметика-логического блока, счетчик, дешифратор, пр чем первый вход арифметико-логического блока является информационным входом блока алгебраического суммирования, выходом которого является выход буферного элемента, третий и четвертый входы арифметика-логического блока являются входами управления знаками суммирования и вычитания блока алгебраического суммирования, входы тактс вых и установочных импульсов которого служат соответствующими входами регистра памяти, второй выход регистра памяти подклюустановочных импульсов которого объединен с одноименным входом регистра памяти, а выход соединен с вторым входом буферного элемента, выход дешифра-ора подключен к третьему входу буферного элемента, а вход является входом блока anre6раического суммирования.

1691768

Таблица 1

Операции, которые осуществляют- Условия . при которых осуществ-1 ся в данном режиме ляется переход в данный режим

Код режима (состояние счетчика ежима

Режим ожидания, Сброс счетчика 35 адреса в нулевое состояние

После включения измерителя. Пе ход в состояние осуществляется сигналам из решающего блока

После окончания измерения часто

Поступление импульса "Пуск"

Режим АЦП, Накопление информации в ОЗУ 2, Вычисление в блоке 8 исходных данных для первой частоты, Сброс регистра 53 памяти блоков 3 и 4 в нулевое состояние и триггера 21 блоков 5 и 6 в состояние "1".

Ввод исходных данных для и-й частоты. Запись информации гистров 53 памяти блоков 3 и

47 блока 8, Режим алгебраического су вания. Взаимодействуют бло и 4, 5 и 6,2.

Одновременно в блок числение квадратичной сумм частоты. сравнение результ числения с максимальным з ем квадратичной суммы, ление исходных данных дл частоты.

После окончания режима "01 или ния режи10 10"

Таблица — — 1

Число тактовых импульсов, перекрывающихся J-м импульсом на выходе триггера 21

Наличие импульса,переноса с выхода регистра 19 памяти в начале полуволны (— нет, + есть

Число импульсов с приходом То, перекрывающихся c j-й полуволной олу2

2+1 =3

2+1=3

2+1 =3

Таблица 3

Номер j-й полуволны

Конец j-й полуаолны

Наличие импульса переноса с выхода регистра 19 памяти в начале

Число импульсов с приходом То, перекрывающихся с j-й полувол нои

Число тактов импульсов. пе крывающихся импульсом на в ходе триггера 21, 1

3

5

1,3125

3,9375

6,5625

9,1875

11,8125

14,4375

2

2+1=3

2+1=3 1

2+ 1 =3

1691768

1691768 16917б8

Л 7

&а 7

1691768

Ьбод данньи о нижней ибер не0 частоте диапазона, . ши. 8 измененуя ж7с лъю ьl Рормиробание сигнала устанодки счетчика37режаюМ блока 7 б нулеЬое состояние

Т/г ra, ууФт03.

С@ос счетчика режимоб Ь благие 7улрадлеиия Р нуледое состояние

Вдоа аннах дешОН2щии лак уз блакО улГГ раическоао с ммироуан.ж

Вычисление АЖУДЫ сцмкб!

ЬИТ СМВ/Я73 А4РХСУИДЩ

Г

ВИ60)э слРВДюЩРйжРГююл ьl ббщУсЯВКОВ т/гтрк), (Т йт ), 7!2Та, ТЫто

1691768

Составитель Н,Федоров

Техред M. Ìîðãåíòàë Корректор Л,Бескид

Редактор Т.Клюкина

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 3925 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5