Устройство для контроля сигналов прерывания процессора

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (s»s G 06 F 11/00

ГОСУДАРСТ В Е ННЫ Й КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

547 (21) 4470234/24 (22) 11.08,88 (46) 23.11.91. Бюл. № 43 (72) H.Н.Новиков, Ю.А.Романенко, В,И,Лазаренко, В,И,Волосиенко и Т.В.Мартынова (53) 681.3 (088.8) (56) Микропроцессорные средства и системы, 1986, ¹ 1, с,73.

Авторское свидетельство СССР № 1304026, кл. G 06 F 1 1/00, 1985, (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ СИГНАЛОВ ПРЕРЫВАНИЯ ПРОЦЕССОРА (57) Изобретение относится к вычислительной технике и может быть применено при контроле блоков приоритетного прерывания и процессоров. Цель изобретения — по. Ж „1693606 А1 вышение достоверности контроля. Устройство содержит регистры 1 и 2, блоки 3 — 5 дешифрации, блоки 6 и 7 контроля, регистр

8 маски, элементы ИЛИ 9 и 10, блок 11 парафазных элементов И, группу парафазных элементов ИЛИ 12, блок 13 сравнения, блок 14 элементов РАВНОЗНАЧНОСТЬ.

Имеется также выход 15 неисправности устройства, выход 16 устройства для подключения к входу прерывания процессора, шина 17 процессора, группа контролируемых входов 18, Достоверность и надежность функционирования устройства повышается за счет использования блоков аппаратурного контроля и применения элементов, реализованных в парафазной логике. 2 ил.

169З606

Изобретение относ.пс к Вы-ièñëMTåëüной техн)лк() и моз<ет быть пр! мененс) при контроле (злаков I pMopvT8THO -.. прерывания и процессоров.

Цель изобретения -- повышение достовер!4ост) Ко)4троля.

На фиг, I представлеьа хема предлагаемого устройства, на фи-,2 —,хема блока соп)зяжРния, УстройстВО (фиг.1) c()))8p)f(Mт 08ГMc1 pbl 1 и 2, бпски ",, — 5 дзшлфрзции. блоки 6 и 7 контроля, г)егистр Л маски, элементы ИЛИ 9

M 10 6))ioi< 1 I папа()зазны«(эпе)лен-;GB И I pynпу паоа<ьаэ Ib!,"(3)IBMBHTGI! ИЛИ (2, блок 1 ) сравнения, блок 14 элементов РАВНО- НА -1 Н О(! Ь, выход I 5 =. 8)M)clipaBHocTvl ус !"" рОйстВВ, ВыхОД 16 ««(зтpoßC Гва подключ(= ния к входу Г1р-" pblBBHMB п зОцессо

pa> -0()н (7 про))ес Ора> Гр/ппу контроли з / емых Вуороа 13.

Б "IGI< с(зпряжения )(!)MГ,2) сОДер)ки Деш)и(!)paTO() I 9 элемaHT "i 0 rp)/п)1«/ элеменГОВ И 2 l, I «качестве (б!! Окзв 6 и 7 I

<0!-1TP0A. 4РУ!(ЭЩИХ Т(- КУ(ЦL)8 ЗНЭЧ81-! MB Р8ГИС "poEi, MG, ут )зыть испс1(! ЬзОВаны изв(стны8

УСтРойСтва

Устройство работае- следу)ощим обраЗом.

УсTpof4cTBG Обе сп8 !иваст кс нтоол ь cMI налгав и!зРрыВания, пос1 vl1àlî(.)Их на Входы

18, !(()тсрые через Г)ара()аэ))це зт!ементь1

ИЛИ 12 поступа)от на бпс.к 13 )paBH8HMB " эталоннь!мvl значениями, заг!иса))!)Ык!и В регистре 2, L:ñëM в каких-либо разрядах есть нес(звпадение, тО выдавT(.B сиги)!n на бло:<

11. По!Иощь)0 perfscтра Е маски осуществляетсп маскирование сиг4апзв. )<отсрые В даннь)й момен н8 ДОЛЖ-Iы прОйГи на выход

1 6 /стро)лст)ъ)а.

Регйсго 1 обесг!у(ига(Г!" Проaaq8I IMB C;) мог)роверки )стройсTBB. этой ()епь)0 В него

Запис!ъ)ВВЕТСЯ КОД, ИМ!)ТИРУ)ОГЦИй Г!ОСТУПЛЕние сиг)48()():.! Hа вход 16 пои ьзтс(л f1р(уверяется работаспособь)ость <а)кдога разряда блокОВ и 1З, )р )энако)л (!par)lëьной p=l боты является Г)оя Вление си! нала на в!«!хОЛР

16, Ьг)оки 3 5 Де())ифраци4 Для оpгс)низа! ции процеду)з записи, гения лн«юг)мации в (из) p8rèñòpb, 1,2 и 8 со стороны прoцессора.

Дев)ифратор 19 блока сопряжения or!peq8ляет функциональныл элемент, к кстзрому

B данный момент обращается flоэцессор с командой 3à !МсМ ипи чтения. Пс)средство. блоков сопряжения процессаp может коí T ролировать состояние реглстров 2,1 и 3, i3 также заносить в них новые значения

Ьлоки 6 и 7 контроля I<0нтропиру)от текушие значения регистрзв, и 8, Результат

5 I0

З0

З5 л0

50 -55 контроля через элемент ИЛИ 9 выдается на выход 15 неисправности vcTpoAcTBB.

Часть элементов устройства выполнено на основе г)арафазной логики. Г!ередача информации также осуществляется В паоафазном коде. Для контроля этих элементоВ, а также для контроля передачи информации используется бпо:< 14 элементов РАВНОЗНАЧНОСТЬ, осуществляющий фиксацию некодовых комбинаций на выходе парафазHbf): ЭЛЕМЕ,TOB.

Формула изобретения

Устройство Дпя контроля сигналов Ilp8рывания процессора, содержащее первый и второй регистры, регистр маски, первый элемент ИЛИ, первыл, второй и третий блоки дешифрации и первый блок контроля, причем адресные входы первого, второго и третьего блоков дешифрации подкл)очены к входу устройства для подключения к шине адреса процессора, стробирующие выходь! первого, Broporo и третьего блоков дешифрацли соединены с входами разрешения записи соответс (Be!480 первого, второго регистров и р-гистра маски, входы запи и первого, второго регистраB и регистра мас:<и Обьединены и подкл)очены к Входу vcTройства для подключения к выходу записи процессора, информацлонные входы первого и второго регистров, регистра маски подключены к входам-выходам устройства для подключения к шине данных г(роцессора, О т Л И Ч а Ю Щ 8 Е С Я тЕМ, ЧТО, C LÅÏÜÞ повышения достоверности контроля, устройство содержит блок сравнения, группу парафазных элементов NJIV,, блок элементов РАВНОЗНАЧНОСТЬ, блок парафазных элементов И, второй элемент ИЛИ, второй блок контроля, причем группа парафазных разрядных Выходов первого регистра соединены с первыми входами парафазных элементов ИЛИ груг!пы и первой группой

Г)ходов блока эпемеHòîí РАВНОЗНАЧНОСТЬ, группа парафазных разрядных выходов BTGpoi o регистра соединена с первой

Г)зуппОЙ ВХОДОВ блока срав))ени)я, Группа Выходов котОпого соединена с п8)зВОЙ группОЙ гходов блока парафазных элементов И и второй группой входов блока элементов

РАВНОЗНАЧ!- :.О;Tb, третья группа входов которого соедлнена с группой парафазных выходов блс ка г)а рафазн ых элементов И, выходы результата первого и второго блоков контроля и -ûõîä,,--. .бл.ок:а элементов

РАВНОЗНАЧНОСТЬ соединены с соответствующими входами первого элемента

ИЛИ. Выход.<оторого является выходом неисправности устройства, группа -:àðàôaçчых разрядных выходов регистра маски оединеча с второй группой входов блока

1693606

1(Я8) Составитель И.Иваныкин

Техред М.Моргентал

Редактор А.Козориз

Корректор ЭЛончакова

Заказ 4079 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 парафазных элементов И, группа прямых выходов которого соединена с входами второго элемента ИЛИ, выход которого соединен с выходом устройства для подключения к входу запроса прерывания процессора, вторые входы парафазных элементов ИЛИ группы соединены с группой входов контролируемых сигналов, выходы парафазных элементов ИЛИ группы соединены с второй группой входов блока сравнения и четвертой группой входов блока элементов

РАВНОЗНАЧНОСТЬ, группы прямых разрядных выходов первого, второго регистров и регистра маски соединены с группами информационных входов соответственно первого, второго и третьего блоков дешифрации, информационные выходы первого, второго и третьего блоков дешифрации соединены с входами-выходами устройства для подключения к шине данных процессора, прямые выходы второго регистра и регистра маски подключены к информационным входам соответственно первого и второго блоков контроля, входы разрешения записи второго регистра и регистра маски соединены с входами запрета контроля соответственно первого и второго блоков контроля, 5 входы считывания первого, второго и третьего блоков дешифрации соединены с входом устройства для подключения к выходу считывания процессора, блок дешифрации содержит дешифратор, элемент И, группу

10 элементов И, причем информационные входы дешифратора являются адресными входами блока дешифрации, информационные выходы которого соединены с выходами

15 элементов И группы, первые входы элементов И которой являются группой информационных входов блока дешифрации, вход считывания которого соединен с первым входом элемента И, выход которого соеди20 нен с вторыми входами элементов И группы, первый и второй выходы дешифратора соединены соответственно с вторым входом элемента И и стробирующим выходом блока дешифрации,