Последовательный сумматор

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных устройствах с повышенной достоверностью обработки информации. изобретения является повышение достоверности функционирования последовательного сумматора . Последовательный сумматор, содержащий одноразрядный сумматор, снабжен блоком перемещения, блоком свертки, блоком контроля перемещения, блоком контроля свертки и дополнительными функциональными связями, что позволяет уменьшить вероятность пропуска ошибки. 5 ил,, 3 табл.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (sl)s G 06 F 7/49, 11/08

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4772195/24 (22) 22.12,89 (46) 15.11.91. Бюл, М 42 (72) В.В.Роздобара, С.Н.Зимин и Г,В.Кремез (53) 681.325.5(088.8) (56) Авторское свидетельство СССР

N 696452, кл. G 06 F 7/49, 1977.

Авторское свидетельство СССР

N 1170449, кл, 6 06 F 7/49, 1983. (54) ПОСЛЕДОВАТЕЛЬНЫЙ СУММАТОР (57) Изобретение относится к вычислительной технике и может быть использовано в

Изобретение относится к вычислительной технике, предназначено для последовательного сложения чисел, представленных кодами золотой пропорции, и может быть использовано в специализированных вычислительных устройствах с повышенной достоверностью обработки информации, Целью изобретения является повышеwe достоверности функционирования последовательного сумматора.

На фиг.1 представлена схема последовательного сумматора; на фиг.2 — схема одного разряда блока перемещения; на фиг.3— схема одного разряда блока свертки; на фиг.4- схема блока контроля перемещения; на фиг.5 — схема блока контроля свертки.

Последовательный сумматор содержит вход 1 начальной установки, тактовый вход

2, входы 3 и 4-слагаемых, одноразрядный сумматор 5, блок 6 перемещения, блок 7 свертки, блок 8 контроля перемещения, блок 9 контроля свертки, вход 10 разреше„„. 0„„1691835 А1 специализированных вычислительных устройствах с повышенной достоверностью обработки информации, Целью изобретения является повышение достоверности функционирования последовательного сумматора. Последовательный сумматор, содержащий одноразрядный сумматор, снабжен блоком перемещения, блоком свертки, блоком контроля перемещения, блоком контроля свертки и дополнительными функциональными связями, что позволяет уменьшить вероятность пропуска ошибки. 5 ил., 3 табл. ния перемещения, вход 11 контроля перемещения, вход 12 разрешения свертки, вход

13 контроля свертки, выход 14 суммы, выход

15 ошибки перемещения, выход 16 ошибки свертки, выход 17 одноразрядного сумматора, выход 18 сигналов перемещения, контрольный выход 19 блока перемещения, прямой информационный 20 и контрольный

21 выходы блока свертки, элементы И 22 и

ИЛИ 23 сумматора 5 и информационные выходы 24 и 25 блоков контроля перемещения и свертки.

Элемент И 22 одноразрядного сумматора 5 имеет выход 17>, элемент ИЛИ 23— выходы 172 и 17з.

Каждый 1-й разряд блока 6 перемещения содержит входы 2, 10 и 11, 17ь 20 и 24., входы 18 и 19ь элементы НЕ 26 и 29, элементы И 27, 28, 31, 32 и 33, элементы ИЛИ.

30 и 34 и D-триггер 35;.

Каждый i-й разряд блока 7 свертки содержит элементы И 36 и 37, элементы ИЛИ 1691835

38 и 39, элемент НЕ 40, элементы И 41-43, элемент ИЛИ 44, триггер 45i, входы 1, 2, 12, 13, 20i+1, 20i+2, 18i, 25ь 46I ;1, 46 г, 47ь2, 47ь1 и 48i+q, выходы 20ь 21;, 46i, 47i и 48i.

Блок 8 контроля перемещения содержит входы 1, 11 и 19, выходы 15 и 24, Т-триггеры 491, 49 и 49з, элемент 50 задер>кки, элемент ИЛИ 51 и элемент И 52, Блок 9 контроля свертки содержит входы 1, 13 и 21, выходы 16 и 25, Т-триггеры

531 — 534, элемент 54 задержки, элемент ИЛ И

55 и элемент И 56, Одноразрядный сумматор 5 предназначен для сложен ия двух слагаемых, представленных в кодах золотой пропорции.

Блок 6 перемещения выполняет операции перемещения над кодами, хранящимися в блоках 6 и 7, Блок 7 свертки предназначен для выполнения операции свертки над кодом, хранящимся в блоке 7.

Блок 8 контроля перемещения контролирует правильность выполнения операции перемещения.

Блок 9 контроля свертки предназначен для контроля правильности выполнения операции свертки.

Последовательный сумматор работает следующим образом.

По сигналу начальной установки на вхо. де 1 обнуляются триггеры 45, в каждом разряде блока 7 свертки и Т-триггеры 49i — 49з и

531 — 534 в блоках 8 и 9, При поступлении на входы 3 и 4 первых разрядов слагаемых на выходе сумматора 5 образуется сумма по правилам сложения в соответствии с табл.1.

По сигналу на тактовом входе 2 код с выхода 17 сумматора 5 записывается через элементы И 33 и ИЛИ 34 в регистр блока перемещения, образованный 0-триггерами

35. По этому же сигналу происходит сдвиг кода, хранящегося в регистре, образованном D-триггерами 45, в блоке 7 на 1 разряд в сторону старших разрядов, По сигналу на входе 10 разрешения перемещения в блоке 6 выполняется операция перемещения над трехразрядным кодом, >,ранящимся íà D-триггерах 35> — 35з, и тремя младшими разрядами кода, хранящегося на 0-триггерах 451 — 456 (см. табл.2).

При наличии условий перемещения в i-м разряде блока 6 единичный сигнал с выхода элемента И 27, поступая через элементы И

32 и ИЛИ 34 на выход D-триггера 35 и с входа 18i через элементы ИЛИ 39, И 41 и

ИЛИ 44 на вход.D-триггера 45i, изменяет их состояние на обратное. Кроме того, этот сигнал поступает с выхода 19 на вход соответствующего Т-триггера 49i блока контрОля перемещения, устанавливая его в

Далее операции перемещения и свертки повторяются еще три раза, вследствие чего код, хранящийся на D-триггерах 35 блока 6, становится равным нулю, а в триг45 гере 451 записывается значение (i-2)-го разряда суммы, которое поступит на выход 14 суммы. Четыре последовательных такта выполнения операций перемещения и свертки соответствуют наиболее тяжелой кодовой

50 ситуации, которая может возникнуть при сложении j-x разрядов слагаемых, когда значения j-x цифр слагаемых равны "1", а значение кода, хранящегося íà D-Tðèããåðàõ

45з-456, равно 1010.

55 Затем начиная с выдачи сигнала на тактовом входе 2 выполняется сложение вторых разрядов слагаемых и формирование (i-1)-ro разряда суммы путем выполнения последовательности описанных действий. Для сложения и-разрядных кодов золотой про10

"1". При правильном выполнении операции перемещения в ка>кдом -м разряде блока 6 перемещения по сигналу на входе 11 контроля перемещения на выходе элемента И 28 формируется единичный сигнал, поступающий с выхода 19i на вход соответствующего

Т-триггера 49, блока 8, вследствие чего Ттриггер 49 должен снова перейти в нулевое состояние. Б противном случае на выходе 15 через время, достаточное для контроля операции перемещения и задаваемое элементом 50 задержки, появляется сигнал ошибки операции перемещения. По сигналу на входе 12 разрешения свертки в блоке 7 свертки выполняется операция свертки над кодом, хранящимся на 0-триггерах 45, Суть этой операции сводится к приведению кода "011" к коду "100". При наличии условий выполнения операций свертки в i-м разряде блока 7 единичный сигнал с выхода элемента И 36 устанавливает в "1" D-триггер 45i блока 7, а поступая через выход 47i на соответствующие входы (i+1)-ro и (i+2)-ro разрядов блока 7, устанавливает нулевые значения D-триггеров 45;+1, 45н2. Кроме того, этот сигнал через выход

21i проходит на вход соответствующего Ттриггера 53i блока 9 контроля свертки, устанавливая его в "1".

По сигналу с входа 13 осуществляется контроль правильности выполнения операции свертки. В случае отсутствия ошибки при выполнении операции свертки в i-м разряде блока 7 на выходе элемента И 37 формируется сигнал, который, поступая через выход 21i на вход T-триггера 53ь переводит его в нулевое состояние, В случае ошибки в любом из четырех старших разрядов блока

7 на выходе 16 формируется сигнал ошибки свертки, 1691835 порции и формирования и-разрядного кода суммы требуется (n+3) такта работы последовательного сумматора.

Пример работы последовательного сумматора при сложении кодов "01001" и

"01010" приведен в табл,3. Такты холостых операций перемещения и свертки, не вызывающие изменений в процессе сложения, в табл.3 опущены.

Формула изобретения

Последовательный сумматор, содержащий одноразрядный сумматор, причем первый и второй входы слагаемых последовательного сумматора соединены с входами одноразрядного сумматора, отличающийся тем, что, с целью повышения достоверности функционирования, в него введены трехразрядный блок перемещения, шестиразрядный блок свертки, блок контроля перемещения и блок контроля свертки, причем выход одноразрядного сумматора соединен с первым информационным входом блока перемещения, каждый 1-й разряд которого содержит два элемента НЕ; пять элементов И, два элемента ИЛИ и О-триггер, прямой выход которого соединен с вторым входом первого элемента И и первым входом третьего элемента И, второй вход и выход которого соединены соответственно с выходом второго элемента HE и первым входом второго элемента ИЛИ, второй и третий входы которого соединены с выходами соответственно четвертого и пятого элементов И, первые входы которых соединены

20 соответственно с инверсным выходом О-:35 триггера, вход которого соединен с выходом второго элемента ИЛИ, и i-м разрядом первого информационного входа блока перемещения, три управляющих входа которого соединены соответственно с вторым входом пятого элемента И, первым входом первого элемента И и третьим входом второго элемента И, первый, второй и четвертый входы которого соединены соответственно с инверсным выходом О-триггера, i-ми разрядами третьего и второго информационных входов блока перемещения, который также через первый элемент

НЕ соединен с третьим входом первого элемента И, выход которого соединен с входом второго элемента НЕ, вторым входом четвертого элемента И, 1-м разрядом выхода сигналов перемещения блока перемещения и первым входом первого элемента ИЛИ, второй вход и выход которого соединены соответственно с выходом второго элемента И и 1-м разрядом контрольного выхода блока перемещения, третий и второй информационные входы которого соединены соответственно с информационным выходом блока контроля перемещения и прямым информационным выходом блока свертки, каждый 1-й разряд которого содержит пять элементов И, три элемента ИЛИ, элемент

НЕ и О-триггер, прямой вход которого соединен с вторым входом четвертого элемента

И, первым входом пятого элемента И и пятым входом второго элемента И, первые четыре входа и выход которого соединены соответственно с четвертым управляющим входом блока свертки (i+1)-м и (i+2)-м разрядами инверсного информационного выхода блока свертки, i-M разрядом второго информационного входа б:-ока свертки и вторым входом первого элемента ИЛИ, выход которого соединен с i-м разрядом контрольного выхода блока свертки, i-й разряд инверсного информационного выхода которого соединен с инверсным выходом О-триггера, первым входом третьего элемента И и вторым входом первого элемента И, остальные три входа которого соединены соответственно с третьим управляющим входом блока свертки, (i+1)-м и (i+2)-м разрядами прямого информационного выхода блока свертки, i-й разряд выхода сигналов свертки которого соединен с первым входом первого элемента ИЛИ, выходом первого элемента И и четвертым входом второго элемента

ИЛИ, первые три входа которого соединены соответственно с (i-2)-м и (1-1)-м разрядами выхода сигналов свертки блока свертки и i-м разрядом информационного входа блока свертки, а выход второго элемента ИЛИ соединен с вторым входом третьего элемента И и через элемент НŠ— с первым входом четвертого элемента И, выход которого соединен с вторым входом третьего элемента

ИЛИ, первый и второй входы и выход которого соединены соответственно с (i+.1)-м разрядом выхода сигналов сдвига блока свертки, выходом третьего элемента И и первым входом D-тригера, второй вход которого соединен с первым управляющим входом блока свертки, второй управляющий вход которого соединен с вторым входом пятого элемента И, выход которого соединен с i-м разрядом выхода сигналов сдвига блока свертки, старший разряд прямого информационного выхода которого является выходом суммы последовательного сумматора, первый и второй информационные входы и контрольный выход блока свертки соединены соответственно с выходом сигналов перемещения блока перемещения, информационными выходом и входом блока контроля свертки, содержащего четыре Т- триггера, элемент задержки, элементы ИЛИ и И, причем первые и вторые входы Т-триггеров соединены соответственно с первым

". 691835

Вход 3

0

Таблица 2

1

1 табли ц.а 3

Входы сумматора

Выходы сумматора

000000 GGGG G

ИО

-000

111

000

0 О

1 1

ООО111

111

ООО

001001 0010 оооо о

1ОО1ОО

100111

101001

Gl1

ООО о о

0 1 1

Ol1

ООО

G010

0GGO

OlOu1O

010011

G11

010 о

001

ООО

GG01

0000

u101G0

01и110

ООО ооо

011000

OGOO

1ООО

OG00

lu00O0

ОООООО

000600

ООО а о

О О l управляющим входом блока контроля перемещения и тремя соответствующими разрядами информационного входа блока контроля перемещения, выходы Т-триггеров соединены с информационным выходом блока контроля перемещения и через элемент ИЛИ вЂ” с вторым входом элемента Р:, первый вход которого через элемент задержки соединен с вторым управляющим входом блока контроля перемещения, выход которого соединен с выходом элемента И, второй управляющий вход блока контроля перемещения соединен с третьим управляющим входом блока перемещения и входом контроля перемещения последовательного сумматора, вход разрешения перемещения которого соединен с вторым управляющим входом блока перемещения, контрольный выход которого соединен: информэционДо операции перемещения

Три гоген 35l Триггер4! ным входом блока контроля перемещения, вход начальной установки последовательного сумматора соединен с первыми управляющими входами блока свертки и блоков

5 контроля перемещения и свертки, тактовый вход последовательного сумматора соединен с первым управляющим входом блока перемещения и вторым управляющим входом блока свертки, третий уп равляющий

10 вход которого соединен с входом разрешения свертки последовательного сумматора, при этом одноразрядный сумматор содер>кит элементы И и ИЛИ, первый и второй входы которых соединены с первым и вто15 рым входами одноразрядного сумматора, выход элемента И является первым разрядом выхода сумматора, а выход элемента

ИЛИ вЂ” вторым и третьим разрядами выхода одноразрядного сумматора, 2Q Таблица 1

i691835

18i

19

Ч

1691835 йЬг4

21

Составитель В,Березкин

Редактор Л.Пчолинская Техред M,Moðãàíòàë Корректор М.Демчик

Заказ 3928 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул,Гагарина, 101