Устройство для вычисления непрерывно-логических функций

 

Изобретение относится к вычислительной технике и моделирующим системам. Цель изобретения - увеличение быстродействия и расширение функциональных возможностей за счет вычисления функций гибридной логики, которые могут быть разрывными . Поставленная цель достигается тем, что устройство содержит блок 1 вводавывода, блок 2 управления, блок 6 вычисления порогового оператора, коммутатор 7 и блок 8 памяти. 1 з.л.ф-лы, 5 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (51)5 6 06 F 7/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4655006/24 (22) 24.02.89 (46) 30.11.91. Бюл. М 44 (71) Научно-исследовательский институт ав-, томатических систем (72) П.Н, Шимбирев (53) 681.3(088,8) (56) Авторское свидетельство СССР

М 941994. кл. G 06 F 7/00, 1981.

Авторское свидетельство СССР

N. 1256010, кл. G 06 F 7/00, 1985, Изобретение относится к вычислительной технике и моделирующим системам и предназначено для использования в вычислительных структурах, ориентированных на реализацию непрерывно-логических, расплывчатых и гибридных формул, Цель изобретения — повышение быстродействия и расширение функциональных возможностей устройства за счет вычисления функций гибридной логики, которые могут быть разрывными.

На фиг. 1 приведена схема устройства;, на фиг. 2 — схема блока вычисления порогового оператора; на фиг. 3 х то же, блока буферной памяти; на фиг. 4 — то же, блока ввода-вывода; на фиг. 5 — то же, блока управления.

Устройство содержит блок 1 ввода-вывода, блок 2 управления, управляющий вход-выход 3 устройства, информационный вход 4 устройства, информационный входвыход 5 устройства, блок 6 вычисления порогового оператора, коммутатор 7, блок 8 буферной памяти. Ы 1695289 А1 (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ НЕПРЕ P Ы В НО-ЛОГИЧ ЕСКИХ ФУНКЦИЙ (57) Изобретение относится к вычислительной технике и моделирующим системам.

Цель мзобретения — увеличение быстродействия и расширение функциональных возможностей за счет вычисления функций гибридной логики, которые могут быть разрывными. Поставленная цель достигается тем, что устройство содержит блок 1 вводавывода, блок 2 управления, блок 6 вычисления порогового оператора, коммутатор 7 и блок 8 памяти. 1 з,п.ф-лы, 5 ил.

Блок 6 вычисления порогового оператора содержит дешифратор 9, К регистров 10, первую группу иэ К элементов 11 сравнения, К коммутаторов 12, вторую группу из К элементов 13 сравнения и регистр 14.

Блок 8 буферной памяти содержит с первого по третий регистры 15 — 17, с первого по третий узлы 18-20 памяти, с первого по третий мультиплексоры 21 — 23.

Блок 1 ввода-вывода содержит регистр

24 адреса, первый регистр 25 данных, узел

26 постоянной памяти, второй регистр 27 данных, первый и второй формирователи 28 и 29.

Блок 2 управления содержит счетЧик 30. первый узел 31 постоянной памяти, второй узел 32 постоянной памяти, триггер 33, генератор 34 тактовых импульсов, элемент 35 сравнения, с первого по третий формирователи 36 — 38.

Устройство работает следующим обра- зом.

Работа начинается по сигналу, подаваемому через управляющий вход-выход 3 уст1695289 ройства и блок 1 ввода-вывода в блок 2 управления, Обмен устройства может осуществляться IlO известным протоколам интерфейса обмена. По этому сигналу триггер 33 переводит мультиплексоры 21 — 23 е 5 режим записи, при этом. одновременно, на выходе формирователя 38. формируется сигнал запроса, ЦВМ, получив сигнал запроса, начинает выдавать коды управляющей программы, которая записывается в 10 блок 8 памяти. Запись производится по коду (адресу), который через информационный вход 4 поступает на узел 26 и регистр 24. С выходов узла 26 поступают сигналы, соответствующие записи инфор- 15 мации в узел 20 памяти. По сигналу, поступающему через вход-выход 3 в регистры 24 и 25, записывается адрес и данные, поступающие из внешней ЦВМ. Затем, с некоторой задержкой, определяемой формировате- 20 лем 28, с выхода регистра 24 выдается адрес ячейки узла 24, а из регистра 25— информация, которая должна быть записана по этому адресу, B узел 20 записывается управляющая программа устройства. Соот- 25 ветствующий массив чисел управляющей программы имеет следующий формат:

ММ команды Адрес Адрес

1 Ari Ах1 30

Ахк

AFi

55 ( где; НЛФ AFI — двоичный код номера непре-! рывно-логической функции F от перемен- 35 ( н ы х Х1„,,Хк. Адреса Ах1,...,Axк двоичные ( коды адресов переменных Х1...„Хк.

Выдача кодов адресов с регистра 24 и кодов данных с регистра 25 производится по управляющим сигналам, поступаю- 40 щим от узла 26 синхронно с сигналом выборки В, который формируется формирователем 29, После записи массива управляющей программы е узел 20 памяти происходит 45 запись массива значений НЛФ заданных на множестве ситуаций (таблица истинности

НЛФ) в узел 18 памяти.

Массив значений НЛФ Fi имеет вид: где К вЂ” количество переменных.

Далее, приведены значения M, n, S для

К = 2, 3, 4, 5.

К 2 3 4 5 и 3 6 10 15

М 8 48 384 3840

S 2 3 3 4

Регистр 24 производит запись адреса (вектора ф(Аи, Ар), а в регистр 25 производится запись кода выходного вектора а .

Адреса, соответствующие кодам а, состоят иэ logzM разрядов, задающих строки массива значение НЛФ FI и 1 разрядов, характеризующих двоичный код количества различных НЛФ, применяемых при реализации алгоритмов вычисления непрерывно-логических функций (t = logzN, где N —общее количество F<). После окончания процесса записи кодов — таблицы истинности

НЛФ, происходит запись значений переменных X1-ХК, входящих в НЛФ р. При этом р выражается суперпозицией от функций Fi — Fq, т,е. р(Fl,.„FN) =iр (F1(X11„„,XKi), „„

FN (X1N, ..., XKN)i. где X11,..., XK1„.„X1N...., XKN — переменные из множества Х1-)(к.

Запись значений переменных Х -Xк в узел 19 памяти для всех функций Fi, входящих в р. осуществляется по адресам, записанным в узле 20: код F, код Nxi.

После завершения процесса записи кодов переменных Х1-Хк, входящих в НЛФ р, устройство переключается в режим вычисления значений НЛФ. Процесс вычисления НЛФ Z = p(F>..., Fs ), где S — общее число НЛФ Еь входящих в 2, состоит из четырех этапов; чтение переменных Хц, входящих в НЛФ Fl (j - 1; 2,.„, S). вычисление переменных Fl,âû÷èñëåíèå значения 2 = о (F), ..., Fs), выдача полученного значения 2 ео внешнюю ЦВМ, По сигналу, поступающему через входвыход 3, триггер 33 устанавливается е "1", счетчик 30 — в "0". Триггер 33 выдает разрешающий сигнал на один из входов элемента

35 сравнения и импульсы с генератора 34 тактовых импульсов начинают поступать на счетный вход счетчика 30. Управление процессом чтения переменных Хя и процессом вычисления значений Fl u Z осуществляется с помощью кодов. записанных в узлах 31 и

32 постоянной памяти.

Чтение переменных происходит следующим образом.

Из узла 20 происходит чтение значения (Аи, Аг) управляющей команды, которая поступает в регистр 17. Из регистра 17 значе1695289 мационному входу-выходу и к первому управляющему входу-выходу блока вводавывода, первый выход блока ввода-вывода и первый выход коммутатора подключены соответственно к информационным входам блока буферной памяти, первый выход которого подключен к первому управляющему входу коммутатора, второй выход блока ввода-вывода, второй выход коммутатора, первый выход блока управления, ние Ag поступает в блок 6, а значение Ap— на соответствующий вход коммутатора 7, Чтение значения Хл происходит по адресу

Ag, поступающему с выхода регистра 17 на адресный вход узла 19. Затем происходит запись Xi1 из узла 19 в регистр 16, а затем перезапись этого числа из регистра 16 в соответствующий регистр 10, выбранный дешифратором 9. Процесс чтения переменных Х 1, осуществляется последовательно для всех переменных Xi1,! =1. 2,..., К1, где

К вЂ” число переменных, входящих в FJ.

После считывания всех значений Nxi из узла 19 соответствующих функции Fi начинается вычисление НЛФ Fi. Это происходит в блоке 6. Процесс гибридного непрерывнологического преобразователя F (X>,...,XK) осуществляется на элементах 11 сравнения и коммутаторах 12, которые формируют код переменйых Х1, .„Хк, а затем, на элементах

13 сравнения происходит определение кода двоичного вектора ф Вектор В поступает на адресный вход узла 18 памяти, туда же поступает код функции Fi через коммутатор 7..

Для этого узел 31 постоянной памяти выдает сигнал чтения Fl на адресный вход AF узла

18, с которого происходит чтение строки таблицы истинности, которая соответствует данной ситуации расположения переменных X> — XN,.

S — разрядный код а, считанный с узла

18, поступает на входы регистра 15. Этот. код является адресом а для выбора требуемой переменной Х . Выбранная переменная, которая является результатом вычисления НЛФ FI (X1 — XK) - хь поступает в узел 19. Далее осуществляется последовательное вычисление F1, F2,.„, FN, входящих в р(Е „... FN), и все результаты вычислений записываются в узел 19. Затем происходит вычисление самой функции р, где значения

Fi рассматриваются уже как переменные.

Результат вычислений записывается в регистр 27, Формула изобретения

1. Устройство для вычисления непрерывно-логических функций, содержащее коммутатор, блок буферной памяти и блок управления, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия и расширения функциональных возможностей устройства путем вычисления функций гибридной логики, которые могут быть разрывными, оно содержит блок ввода — вывода и блок вычислений порогового оператора, причем информационный вход, информационный и управляющие входы-выходы устройства подключены соответственно к первому информационному входу, к инфор5

10 входу дешифратора, вход синхронизации блока — к входу синхронизации дешифрато.ра и к входу записи - считывания регистра, 50 выходы с первого по К-й которого подключе.ны соответственно к входам записи-считывания регистров с первого по К-й, прямой выход с-го регистра (где с = 1,..., К) подключен к первому входу с-ro элемента сравнения первой группы и к первому

55 информационному входу с-го коммутатора,. инверсный выход с-го регистра подключен к второму входу с-го элемента сравнения второй группы и к второму информационному входу с-го коммутатора, второй инвыход блока вычисления порогового оператора и второй выход блока буферной памяти подключены соответственно к адресным входам блока буферной памяти, 15 третий выход которого подключен к второму управляющему входу коммутатора и к первому информационному входу блока вычисления порогового оператора, второй

ы выход блока управления и третий выход

20 блока ввода-вывода подключены соответственно к управляющим входам блока буферной памяти, четвертый выход которого подключен к второму информационному входу блока вычисления порогового опера25 тора и к второму информационному входу блока ввода-вывода, второй управляющий вход-выход которого подключен к входувыходу режима блока управления, третий и четвертый выходы которого подключены

30 соответственно к входам синхронизации коммутатора и блока вычисления порогового оператора, выходы с первого по К-й группы (где К вЂ” число аргументов непрерывно-логической функции) блока вычисления

35 порогового оператора подключены соответственно к информационным входам с первого по К-й коммутатора, 2. Устройство по и. 1, отл ича ю щеес я тем, что блок вычисления порогового.

40 оператора содержит дешифратор, группу из

К регистров, первую группу иэ К элементов

К К вЂ” 1 сравнения, вторую группу из

2 элементов сравнения, К коммутаторов и ре45 гистр, причем первый информационный вход блока подключен к информационному

1695289 формационный вход блока подключен к информационным входам регистров с первого по К-й, выходы а-го и в-го коммутаторов (где а, Ь = 1,..., К и а = b} подключены соответственно к первому и второму входам I-го элемента сравнения второй группы

К К вЂ” 1 (где! = 1,.„, ) и соответственно к а-му и Ь-му выходам группы блока, выходы элементов сравнения с первого по К-й первой группы подключены соответственно к управляющим входам коммутаторов с первого по К-й и соответственно к информационным входам первой группы регистра, 5 выходы элементов сравнения с первого по

К К вЂ” 1

-й второй группы подключены соот2 ветственно к информационным входам второй группы регистра, выход которого

10 подключен к выходу блока.

1695289

1695289

1695289

1á95289

Составитель В. Смирнов

Техред М,Моргентал Корректор Т, Палий

Редактор Н. Шитев

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина. 101

Заказ 4162 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5