Устройство для исправления отказов линейных преобразователей кодов

 

Изобретение относится к вычислительной технике и м.б. использовано в системах хранения, преобразования и обработки дискретной информации. Цель - упростить устройство Оно содержит линейный преобразователь 1 кодов и блок 2 контроля. Благодаря введению блоков 3, 4 модификации кодов, блоков 5, 6 памяти кодов и блока 7 управления обеспечивается выполнение устройства на меньшем, чем в прототипе, числе сумматоров по модулю два. При этом для кода БЧХ

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК . (51)5 Н 03 M 13/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4699516/24 (22) 05,06.89 (46) 30.12.91, Бюл. ¹ 48 (71) Научно-исследовательский институт приборостроения (72) Ю. П, Пятошин, В, А. Тузиков и А. В. Кузнецов (53) 681.325(088,8) (56) Кузнецов A. В, Кодирование в памяти при наличии информации о дефектах, — В кн.: Помехоустойчивое кодирование и надежность ЭВМ/Под ред. B. В. Зяблова. M.;

Наука, 1987, с. 118, рис. 3.

Пархоменко П. П. Согомонян Е. С. Основы технической диагностики. M: Энергоиздат, 1981, с. 271, рис. 7 — 22. (54) УСТРОЙСТВО ДЛЯ ИСПРАВЛЕНИЯ

ОТКАЗОВ ЛИНЕЙНЫХ ПРЕОБРАЗОВАТЕЛЕЙ КОДОВ

Изобретение относится к вычислительной технике и может быть использовано в системах хранения, преобразования и обработки дискретной информации..

Цель изобретения — упрощение устройства.

На фиг. 1 представлена функциональная схема устройства; на фиг, 2 — блок управления.

Устройство содержит линейный преобразователь 1 кодов, блок 2 контроля. первый и втооой блоки 3. 4 модификации кодов, первый и второй блоки 5, 6 памяти кодов и блок 7 управления. На фиг. 1 обозначены информационные входы 8, тактовый вход 9, „„ Ж„„1702531 А1 (57) Изобретение относится к вычислительной технике и м.б. использовано в системах хранения, преобразования и обработки дискретной информации.

Цель — упростить устройство. Оно содержит линейный преобразователь 1 кодов и блок 2 контроля. Благодаря введению блоков 3, 4 модификации кодов, блоков 5, 6 памяти кодов и блока 7 управления обеспечивается выполнение устройства на меньшем, чем в прототипе, числе сумматоров по модулю два, При этом для кода БЧХ (15,7) обеспечивается исправление любого отказа (константный сигнал на выходе какого-либо сумматора по модулю два в преобразователе независимо от входных сигналов) либо индикация неисправимого отказа преобразователя кодов за четыре такта работы. 1 з.п, ф-лы, 2 ил. вход 10 пуска, информационные выходы 11 Я и выход 12 индикации отказа устройства, Ц1

Линейный преобразователь 1 кодов мо- (Ъ жет быть выполнен на сумматорах по модулю два в соответствии с матрицей Н для используемого кода, причем его входы имеют разрядность п (общее число разрядов Ф входного кодового слова), а выходы имеют разрядность k (число информационных разрядов кодового слова).

Блок 2 контроля также выполняется на сумматорах по модулю два, Блоки 3, 4 модификации кодов представляют собой наборы из соответствия и и

k сумматоров по модулю два, первые и вто1702531

1 000

000 1

1 000

0001

0111 ожение

10011010111

1101G11 1 100

00110101111

11000110001

10001100011

10010190101

10111101111

Умн вектора на матрицу является типичным преобразованием для параллель- 35 ного определения синдрома, используемым, например, в устройствах декодирования помехоустойчивых кодов.

Для рассматриваемого примера n=15, k-8, m=2, а регистр 16 имеет два разряда, 40

Поступающий на вход, 10 пуска устройства сигнал начала преобразования подается на вход 21 пуска блока 7 управления, обнуляя счетчик 17 и устанавливая триггер

14 в состояние н1"..При атом приходящий на 45 тактовый вход 20 блока 7 управления первый тактовый импульс возвращает триггер

14 в нулевое состояние. При этом счетчик 17 выдает на выход 22 блока 7 управления сигнал в виде двух разрядов логических нулей 50

00, который поступает на входы блоков 5, 6 памяти кодов.

По сигналу "Начало преобразования" на входы 8 устройства поступают информационные сигналы в виде пятнадцатираэряд- 55 ного параллельного кода Xl, Xz, ..., Х1ь, Для устройства требуется четыре такта тактовой частоты, В течение первого такта после си нала начала преобразования счетчик j7 блока 7 управления выдает сигналы 100, рые входы которых обраауют первые и вторые входы блоков 3 или 4.

Блоки 5, 6 памяти кодов могут быть реализованы на ПЗУ или на мультиплексорах.

Блок 7 управления содержит (фиг. 2) 5 элемент 13 И, триггер 14, элемент ИЛИ 15, регистр 16 сдвига, двоичный счетчик 17 и формирователь 18 сигнала отказа. На фиг, 2 обозначены информационный вход 19, тактовый вход 20, вход 21 пуска, информацион- 10 ные выходы 22 и контрольный выход 23 блока 7.

Счетчик 17 имеет разрядность m(2 — общее число тактов преобразования), Формирователь 18 сигнала отказа 15 представляет собой дешифратор, рассчитанный на выделение необходимого импульса от 1 до 2 — 1, Работу устройства для исправления отказов линейных преобразователей кодов 20, опишем на примере преобразования кодового вектора Х1, Xz, ..., Х lg кода БЧХ (15,7) в вектор У1 Y2 ..., Y8 путем умножения на матрицу Н, представленную в двоичной форме: 25 которые являются адресными для блоков 5, 6, памяти кодов. С выхода блоков 5, 6 памяти копра снимаются соответственнр сиг)1алы

В1(Bz " В18(=О, О,, Ä 0 и С1 ), С )...„

С8 )=О, О, ..., О.

Сигналы В ) ), j=1,15 поступают в блок 3 модификации кодов, где поразрядно складываются на сумматорах по модулю два с входными сигналами Xj, j--1.15. С выходов блока 3 модификации кодов c l налы Xj т= 1)

=(Х)+ Bj), )=1,15 (+ означает суммирование по модулю два) поступают на входы линейного преобразователя 1 кодов и на первые входы блока 2 контроля.

Под отказом линейного преобразователя 1 кодов понимается отказ любого его сумматора по модулю два, т.е. наличие на выходе любого сумматора постоянного уровня "Оо или " 1п независимо от входных сигналов этого сумматора

Выходные сигналы Yl,!=1 8 линейного преобразователя 1 кодов поступают на вторые входы блока 2 контроля и на первые входы блока 4 модификации кодов.

На первые входы блока 2 контроля поступают для данного примера соответственно сигналы X3() Х (), X6i J, Х7 ", X8i X14i J а на вторые входы блока 2 контррля поЧтупа(ю)т соответственно сигналы У1, У2(..., 1)

Y8 . Блок 2 контроля выдает сигнал нОн при отсутствии отказов в линейном преобразователе 1 кодов или сигнал п1н при наличии отказов в линейном преобразователе 1 кодов, По сигналу "Он на выходе блока 2 контроле на выхсды 11 устройства поступает сигнал Yl=Yl(С, j= 1,8.

11

При наличии отказов в линейном преобразователе 1 кодов блок 2 контроля выдает

"1",поступающую с входа 19 блока 7 на один из входов элемента И 13 блока 7 управления. При этом в первом разряде регистра 16 сдвига формируется импульс. соответствующий второму такту преобразования, который поступает через элемент ИЛИ 15 на вход элемента И 13, на выход которого проходит один тактовый импульс, поступающий на счетный вход счетчика 17, Счетчик 17 выдает сигналы " 0,1н (младший разряд справа), по которым из блоков 5, 6 памяти курв снимаются соответственно сигналы

В1,В2 ), ..., В1Р=О 0,0,0,1,1,0,1,1,0, 1, о, 1, 1, О и С1И, Cz(), ..., С8Р)=0, 1, 1, 1, 1, 1, 1, 1. При этом на входы линейного преобразова(т)еля 1 ко@в поступают сигналы

Х) =(XP В, J= 1,15, нОо на выходе блока 2 контроля сигнализирует об исправлении отказа линейного преобразователя 1, при этом на выходу 11 устройства поступает сигнал

У с1 (- (2)) 1=1 8

1702531

"1" на выходе блока 2 контроля в течение второго такта сигнализирует о переходе к третьему такту. При этом управляющие сигналы на третьем такте формируются в блоке 7 управления аналогично описанному выше, Счетчик 17 выдает сигналы "1, 0", по которым из блоков 5. 6 памяти снимаются сигналы B>, (з)

В2,.„В1 =1,0 1 1,0,0,0,1,0,0,0,0,1,0,0 ис,<", Cz, ..., Сэ()=1,0,0,1,1,1,1,0.

При этом на входы линейного преобразовате я кодов поступают сигналы X = з}

=(Хф В1, j= 1,15, "0" на выходе блока 2 контроля сигнализирует об исправлении отказа линейного преобразователя 1 кодов и на выходы 11 устройства поступает сигнал

Yg=(Yy(УСР), i=1 8.

На четвертом такте по сигналу "1" в блоке 2 контроля формирователь 18 блока

7 управления формирует сигнал отказа, который выдается на выход 12 устройства.

Работа устройства повторяется с поступлением на вход 10 следующего сигнала начала преобразования, В отличие от известного, в. предлагаемом устройстве используется только один комплект линейного преобразователя 1 кодов с блоком 2 контроля с исправлением в нем отказов за счет модификации входных сигналов. Для приведенного примера сложность рассмотренного устройства—

90 сумматоров, тогда как сложность прототипа — 134 сумматора.

Как показывают расчеты, при увеличении размерности(хп) матрицы Н, в соответствии с которой соединяются сумматоры по модулю два, относительный выигрыш в количестве сумматоров стремится к 100 .

Формула изобретения

1. Устройство для исправления отказов линейных преобразователей кодов, содержащее линейный преобразователь кодов и блок контроля, первые и входов которого (n-общее число символов входного кодового слова) обьединены с соответствующими входами линейного преобразователя кодов, выходы которого подключены к вторым k входамф-число информационных символов входного кодового слова) блока

50 контроля, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства, в него введены первый и второй блоки модификации кодов, первый и второй блоки памяти кодов и блок управления, первые и входов первого блока модификации кодов являются информационными входами устройства, первые k входов второго блока модификации кодов подключены к выходам линейного преобразователя кодов, выходы первого блока модификации кодов соединены с первыми и входами блока контроля, выход которого подклк чен к информационному входу блока управления, тактовый вход и вход пуска которого являются одноименными входами устройства, m информационных выходов (2 - общее число тактов преобразования) блока управления соединены с входами первого и второго блоков памяти кодов, выходы которых подключены к вторым соответственно п и k входам одноименных блоков модификации кодов, контрольный выход блока управления является выходом индикации отказа устройства, выходы второго блока модификации кодов являются информационными выходами устройства.

2, Устройство по и. 1, о т л и u a ю щ е ее с я тем, что блок управления содержит двоичный счетчик, регистр сдвига, формирователь сигнала отказа, элемент И. элемент ИЛИ и триггер. вход обнуления которого обьединен с входом обнуления двоичного счетчика и является входом пуска блока, тактовый вход регистра сдвига объединен с установочным входом триггера и первым входом элемента И и является тактовым входом блока, второй вход элемента И является информационным входом блока, выход триггера подключен к информационному входу регистра сдвига, выходы разрядов которого соединены с входами элемента ИЛИ, выход которого подключен к третьему входу элемента И, выход которого соединен со счетным входом двоичного счетчика, выходы которого подключены к входам формирователя сигнала отказа и являются информационными выходами. блока, выход формирователя сигнала отказа является контрольным выходом блока, 1 702531 Ьг 1

22,/ 22,2 22ю

Составитель O. Ревинский

Техред M. Моргентал Корректор Т.Палий

Редактор M.Öèòêèíà

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина 101

Заказ 4551 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5