Устройство для формирования адресов регенерации динамической памяти

 

Изобретение относится к области вычислительной техники и может быть использовано при построении запоминающих устройств на микросхемах динамической. памяти. Целью изобретения является повы-ЮУБ.П803Р1D9ТЗ ршение быстродействия устройства. Устройство содержит счетчик 1, коммутатор 2, преобразователь 3 кода адреса, блок памяти 4, регистр 5, формирователь кодов 6, триггер 7, вход 8 управления режимом работы, первый синхровход 9, выход 10 сигнала конца регенерации, вход 11 адреса внешнего обмена, выход 12 старших разрядов адреса, выход 13 младших разрядов адреса, второй 14 и третий 15 синхровходы, входы 16, 17 управления фиксацией строчной адресации по убыванию и возрастанию, вход 18 управления направлением адресации в фрагменте. Быстродействие устройства повышается за счет исключения во время регенерации формирования строчных адресов, к которым было обращение в режиме внешнего обмена, а также за счет учета направления адресации при внешнем обмене и регенерации. 1 з.п. ф-лы, 4 ил.11ARARCT_ J2АКмлJ38D5MКРЮ^Оюсо юfb.

COI03 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (л)з G 11 С 21/00

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4765751/24 (22) 05.12.89 (46) 30.01.92. Бюл. № 4 (71) Львовский политехнический институт им. Ленинского комсомола (72) И.Б. Боженко и G.Ê. Мешков (53) 681.327.66(088.8) (56) Авторское свидетельство СССР № 1471224, кл. 6 11 С 21/00, 1989.

Авторское свидетельство СССР

¹ 1251183, кл. G 11 С 21/00, 1986. (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ

АДРЕСОВ РЕГЕНЕРАЦИИ ДИНАМИЧЕСКОЙ ПАМЯТИ

57) Изобретение относится к области вычислительной техники и может быть использовано при построении запоминающих устройств на микросхемах динамической. памяти. Целью изобретения является повыо9> ЫЛ но 1 709394 A l шение быстродействия устройства. Устройство содержит счетчик 1, коммутатор 2, преобразователь 3 кода адреса, блок памяти 4, регистр 5, формирователь кодов 6, триггер

7, вход 8 управления режимом работы, первый синхровход 9, выход 10 сигнала конца регенерации, вход 11 адреса внешнего обмена, выход 12 старших разрядов адреса, выход 13 младших разрядов адреса, второй

14 и третий 15 синхровходы, входы 16, 17 управления фиксацией строчной адресации по убыванию и возрастанию, вход 18 управления направлением адресации в фрагменте. Быстродействие устройства повышается за счет исключения во время регенерации формирования строчных адресов, к которым было обращение в режиме внешнего обмена, а также эа счет учета направления адресации при внешнем обмене и регенерации.

1 з.п. ф-лы, 4 ил.

1709394

Изобретение относится к вычислительной технике и может быть использовано при построении запаминаюц„их устройств на микросхемах динамической памяти, Цель изобретения — повышение быстродейстгяля устройства.

На фиг. 1 представлена функциональная схема предлагаемого ус райчев; на фиг. 2 — схема преобразователя кода адреса; га фиг, 3 —. схема формирователя кодов;

lla фиг. 4 — пример распределения адресов обращения при равнонаправленной (а) и разнонаправленной (б) адресациях.

Устрсйство содержит счетчик 1, коммутатор 2, преобразователь 3 кода адреса, блок 4 памяти, регистр 5, формирователь 6 кодов, триггер 7, вход 8 управления режимом работы устройства, первый синхровход

9, выход 10 сигнала конца регенерации устройства, вход 11 адреса внешнего обмена устройства, выход 12 старших paaрядав адреса устройства, выход 13 младших разрядов адреса устройства, второй 14 и треTMA l 5 синхравходы, входы 16 M. 17 управления фиксацией строчной адресации по убыванию и по возрастанию устройства соответственно и вход 18 управления направлением адресации в фрагменте ус ройства, Преобразователь 3 кода адреса состоит из дешифратора 19, элементов ИЛИ 20 и элементов И 21. Вхаддешифратара 19 является адресным входом А преобразователя, первые входы элементов ИЛИ 20 — информационными входами 0 соответствующих разрядов преобразо.-ателя, а выходы элементов И 21 — выходом преобразователя.

Вторые входы элементов И 21 обьединены и являк.тся управляющим входом Ч преобразователя.

Формирователь 6 кодов содержит коммутатор 22, приоритетный шифратор 23 и сумматоры 24 па модулю два, Входы первой группы А входов коммутатора 22 попарно обьсдинены с входами второй группы В с последнего до первого соответственно и являются информационным входом D формирователя кодов, управляющий вход коммутатора соединен с вторыми входами сумматоров и являются управляющим вхо.дом V2 формирователя кодов, а управляющий вход приоритетного шифратора— входом запрета Ч1 формирователя кодов, Устройство работает следующим абра" " M

Общее время работы запоминающего уст.:айства на микросхемах динамической памяти включает два временных интервала: цикл внешнега обмена 1 и цикл регенерации

1! (фиг. 4). В цикле внешнего обмена по по15

40 5

55 ступающим в память внешним адресам производится запись или считывание информации, В цикле регенерации происходит обращение по тем строчным адресам, к которым не было обращения в цикле внешнего обращения. Оба цикла не должны в сумме по длительности превышать максимально допустимый период регенерации

ERFi- max для микрoсхеt памяти дан нога типа. Последовательность поступления строчных адресов в обоих циклах может совпадать (фиг. 4а — разнона,равленная адресация) или быть противоположной (фиг. 4б — разнонаправленная адресация).

В последнем случае пеаиод регенерации должен составлять Телег — — 1вгг „,х/2. Следовательно, учет направления адресации позволяет увеличить Т>-„ р, если обеспечивать равнанаправленнасть адресации в обоих циклах, а следовательно, дополнительно повышает быстродействие памяти за счет сокращения затрат времени на регенерацию, Режим внешнега обмена устанавливается при псдаче на вход 8 сигнала "1". В тгам режиме коммутатор 2 передает на выходы 12 и 13 строчный адрес АР внешнего обмена, поступающий на его вход 11. Сигнал "1" с входа 8 на входе /1 шифратора?3 устанавливает в "1" его выход запроса Е, чта разрешает работу преобразователя 3 кодов адреса, Блок 4 памяти перед началом режима внешнего обмена абнулен в предыдущем цикле регенерации по всем разрядам всех слов, При каждом обращении к памяти ва время внешнего обмена происходит следующее. По адресу АРст старших разрядов, поступающему на адресный вход блока 4 памяти с выхода коммутатора 2, выбирается информационное слово, ко;арае па синхросигналу Т1 на входе 15 записывается в регистр 5. По адресу АР л, младших разрядов стра. наго адреса в дешифратаре 19 преобразователя 3 кода выбирается соатветствуiащий разряд и устанавливается B 1, Зта l" поступает на первый информационный вход блока 4 памяти и записывается в выбран loe по Ай,; слова памяти, Ранее записанные 1" перезаписываются через элементы ИЛИ 20, Одновременно на второй информационный вход блока 4 памяти с входа 18 поступает сигнал управления направлением адресации в фрагменте

AR<>, который записывается одновременно с информационными разрядами. Таким образом, к концу цикла внешнего обмена всем строчным адресам, к которым было обращение, в блоке 4 памяти будет соответствовать разряд "1", 1709394

Режим регенерации устанавливается при подаче на вход 8 сигнала "0", Коммутатор 2 подключает к выходам 12 и 13 информационный выход счетчика 1. Предварительно по входам 16 или 17 триггер 7 устанавливается в "1" или "0". Установка триггера 7 в "1" фиксирует адресацию по возрастанию, а в

"0" — по убыванию. При этом происходит соответственно установка в "0" или "1" начального значения кода счетчика 1.

По.состоянию счетчика 1 иэ блока 4 памяти выбирается слово признаков обращения, которое по синхросигналу Т1 заносится в регистр.5. Если на втором выходе регистра

5 установлен "О", обработка нулей в данном слове, соответствующих строчным адресам, к которым не было обращения в цикле внешнего обмена, ведется от первого к последнему, а если "1" — от последнего к первому, В первом случае слово признаков обращения с выхода регистра 5 поступает через коммутатор 22 формирователя

6 кодов на информационный вход 0 шифратора 23 без изменений. Шифратор 23 устанавливает на своем информационном выходе Q двоичный код, соответствующий номеру самого младшего разряда, содержащего "0". Этот код проходит через коммутатор 2 и формирует младшие разряды строчного адреса AR g регенерации. Одновременно код AR» поступает на адресный вход А преобразователя 3 кода адреса и устанавливает соответствующий разряд на первом информационном входе О блока 4 памяти в "1". По синхросигналу Т2 на входе

14 модифицированный код слова признаков заносится в блок памяти, а по Т1 опять считывается в регистр 5. Формирователь 6 вырабатывает код, соответствующий следующему "0" в данном слове признаков. Так осуществляется формирование кода AR» по возрастанию в пределах данного кода

ARcx

Если на втором информационном выходе регистра 5 присутствует "1", то регенерацию в пределах данного кода AR<> проводят по убыванию от старшего "О" к младшему.

Сигнал "1" на входе управления V2 блока шифратора переключает коммутатор 22 на передачу перевернутого слова признаков, а в сумматорах 24 по модулю два разряды кода с выхода 0 шифратора 23 инвертируются. В результате перебор адресов AR<> осуществляется для "О™ в слове признаков от старшего к младшему разряду.

Процесс адресации для данного AR< продолжается до тех пор, пока в слове признаков все разряды не будут установлены в

"1". Как только это произойдет, на выходе запроса Е блока шифратора устанавливает5

40 ся сигнал "О". Этот сигнал поступает на управляющий вход Ч блока преобразователя кода адреса и, закрывая элементы И 21, устанавливает код "0" по всем разрядам на первом информационном входе 0 блока 4 памяти. Поэтому очередной синхросигнал

Т2 на входе 14 очищает данное слово признаков.

Сигнал "1" с выхода запроса Е формирователя 6 поступает также на вход разрешения счета 1, Поэтому по синхросигналу Т3 его содержимое увеличивается (при "0 в триггере 7) или уменьшается {при "1" в триггере 7), вырабатывается новый код АВ„и происходит новый цикл обработки всех "О в слове признаков.

Если в слове признаков все разряды установлены в "1" в цикле внешнего обмена, то сигнал запроса Е с выхода формирователя 6 сразу поступает на счетчик 1 и он продвигается на шаг в следующем же такте, Окончание процесса регенерации определяется по сигналу переноса {заема) с выхода переноса P счетчика 1. Сигнал конца регенерации (КР) поступает на выход 10 устройства. По этому сигналу "1" на входе 8 сбрасывается и начинается следующий цикл внешнего обмена.

Таким образом, в процессе регенерации выборка для старших разрядов AR<> строчного адреса производится по всем значениям кода, а по младшим Айм — только по тем, к которым не производилось внешнее обращение, что сокращает цикл регенерации.

При этом направление перебора кодов как для Айст, так и для ARMn может устанавливаться в зависимости от направления адресации при внешнем обмене, Это позволяет увеличивать период регенерации при равнонаправленности адресации в цикле внешнего обмена и регенерации.

Формула изобретения

1. Устройство для формирования адресов регенерации динамической памяти, содержащее счетчик, коммутатор, преобразователь кода адреса, блок памяти. регистр и формирователь кодов, причем вход установки счетчика соединен с управляющим входом коммутатора и входом запрета формирователя кода и является входом управления режимом работы устройства, информационный выход счетчика подключен к первому информационному входу первой группы входов коммутатора. а выход переноса счетчика является выходом сигнала конца регенерации устройства. вход разрешения счета счетчика соединен с управляющим входом преобразователя ко1709394 да адреса и подключен к выходу запроса формирователя кодов. синхровход счетчика является первым синхровходом устройства, второй информационный вход первой группы входов коммутатора подключен к информационному выходу формирователя кодов, информационный вход второй группы коммутатора является входом адреса внешнего обмена устройства, первый выход коммутатора является выходом старших разрядов адреса устройства и соединен с адресным входом блока памяти, второй выход коммутатора является выходом младmего разрядов адреса устройства и подключен к адресному входу преобразователя кода адреса, информационный вход которого подключен к первому выходу регистра, а выход соединен с первым информационным входом блока памяти, вход записи блока памяти является вторым синхровходом устройства, первый выход блока памяти соединен с первым информационным входом регистра, синхровход которого является третьим синхровходом устройства, а первый выход регистра подключен к информационному входу формирователя кодов, отличающееся тем,что,сцелью повышения быстродействия устройства, в него введен триггер, причем вход установки триггера является первым управляющим входом устройства, а вход сброса триггеравторым управляющим входом устройства, выход триггера соединен с информацион-. ным входом и входом управления направлением счета счетчика, второй информационный вход блока памяти является входом управления направлением адресации в

5 фрагменте устройства, второй выход блока памяти подключен к второму информационному входу регистра. а второй выход регистра соединен с входом управления формирователя кодов.

10 2. Устройство по и, 1, о т л и ч а ю щ е ес я тем, что формирователь кодов содержит коммутатор, приоритетный шифратор и группу сумматоров по модулю два, причем входы первой группы коммутатора попарно

15 соединены с последнего до первого входами второй группы входов коммутатора соответственно и являются информационным входом формирователя кодов, управляющий вход коммутатора соединен с вторым

20 входом сумматоров по модулю два и является управляющим входом формирователя кодов, выходы коммутатора подключены к соответствующим информационным входам приоритетного шифратора, управляющий

25 вход приоритетного шифратора является входом запрета формирователя кодов, информационные выходы приоритетного шифратора соединены с первыми входами соответствующих сумматоров по модулю два, управля30 ющий выход приоритетного шифратора является выходом запроса формирователя кодов, а выходы сумматоров — информационным выходом формирователя кодов.

1709394

" И RE Fi

AR0 ARf28

АЯО Agog

УГУ

Составитель Г. Аникеев

Редактор Л. Пчолинская Техред М,Моргентал Корректор И. Муска

Заказ 430 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб.; 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101