Сигнатурный анализатор

 

Изобретение относится к вычислительной технике и может использоваться в системах тестового диагностирования. Цель изобретения - увеличение быстродействия и повышение достоверности контроля. Устройство осуществляет контроль m выходов объекта за один цикл. При этом для каждого канала формируется отдельная т-разрядная сигнатура, что дает возможность сразу по окончании цикла контроля указать выходы объекта контроля, на которых проявилась неисправность. 1 ил.

СОЮЗ СО8ЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТ8Е ННЫЙ КОМИТЕТ

flO ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4772259/24 (22) 22.12.89 (46) 23.02.92. Бюл. М 7 (71) Новосибирский алектротехнический ине титут (72) Е.Д,Баран и С.О.Веселовский (53) 681,326.7(088.8) (56) Авторское свидетельство СССР

N. 1580366, кл. G 06 F 11/00, 1988. (54) СИГНАТУРНЬ! Й АНАЛИЗАТОР

Изобретение относится к вычислительной технике и может быть использовано при контроле и диагностике цифровых устройств.

Целью изобретения является увеличение быстродействия и повышение достоверности контроля.

В анализаторе за счет включения мультиплексоров в цепь записи блоков памяти (а не подключение к одноканальному входу данных, как зто осуществляется в известных устройствах), проявляется новое техническое свойство. заключающееся в том, что контроль m выходов объекта контроля осуществляется за один цикл. Это позволяет значительно сократить время (в m раз) операции контроля. При этом для каждого канала формируется отдельная m-разрядная сигнатура, что дает возможность сразу по окончании цикла контроля указать выходы

ОК, на которых проявилась неисправность.

На чертеже представлена функциональная схема анализатора.

Ы2«» 1714602 А1 (я)5 6 06 F 11/00 (57) Изобретение относится к вычислительной технике и может использоваться в системах тестового диагностирования, Цель изобретения — увеличение быстродействия и повышение достоверности контроля. Устройство осуществляет контроль m выходов объекта за один цикл. При этом для каждого канала формируется отдельная m-разрядная сигнатура, что дает возможность сразу по окончании цикла контроля указать выходы объекта контроля, на которых проявилась неисправность. 1 ил.

Для определенности принято m = 16.

Анализатор выполнен в виде модуля микропроцессорной системы контроля и диагностики и содержит первый 1 и второй 2 элементы ИЛИ, первый 3 и второй 4 счетчики, первый 5, второй 6, третий 7 О-триггеры, четвертый 8 Т-триггер, второй элемент И9, первую группу 10 блоков памяти, вторую группу 11 блоков памяти, первую 12 и вторую 13 группы триггеров, группу элементов

ИЛИ 14, первый элемент И 15, первую 16 и вторую 17 группы элементов И, мультиплексор 18, третий элемент ИЛИ 19, третий элемент И 20, группу 21 мультиплексоров, группу 22 входов задания режима, вход 23 записи/считывания, вход 24.сброса, первый вход 25 задания режима, вход 26 разрешения, второй вход 27 задания режима, вход

28 Старт; вход 29 Стоп, тактовый 30 и информационный 31 входы, группу 32 информационных входов и группу 33 информационных выходов анализатора. На чертеже также показаны контроллер 34, 3ВМ 35, интерфейсный 36 блок.

1714602

4 ий (2 -4)4(4;c)g 42 f

+ °

Se<

Ь а-а э

5т42+

М-4

5 у 42

6- — -...

1зта-4 к ко еВ-Ф

Ог

5; о а я а р.2

35 ав12

N-4 I р„А„„ к о ",40 а„,4,2. Р (<)

Ог

O) ар

УеиВ4 2ФИ2

Ы )) ф X

+(-)2 2 4mN.-) о р .(4) 45

Анализатор реализован по перестраиваемой структуре. В одноканальном режиме (л0" на втором входе 27 задания режима) он формирует одну сигнатуру первого порядка и m сигнатур второго порядка одно- 5 временно. В многоканальном режиме ("1" на втором входе 27 задания режима) он по

m каналам формирует параллельно и независимо m сигнатур первого порядка. flpoцесс получения сигнатур поясняют на 10 примере формирования сигнатуры первого порядка для одного из m каналов.

Как известно, сигнатура первого порядка представляет собой сумму по модулю два номеров тактов, на которых символы конт- 15 ролируемой последовательности равны единице:

N — 1

$ g 0к Аь (1) =о 20 где 3 — m-разрядный двоичный вектор искомой сигнатуры;

N. — длина контролируемой последовательности в тактах;

0 — значение k-f0 символа контролиру- 25 емой последовательности, 0 - (О, 1);

k — номер такта;

А — значение k в двоичном коде (двоичный вектор разрядности )!одгйО.

Здесь и далее конъюнкция 0 8 Ак обоз- З0 начается 0 А .

Полагая m четным и и -2, записывают выражение (1) в следующем виде:

Y-й компонент (разряд) сигнатуры

N — 1

$у g Оная =о определяется только Y-м компонентов ау вектора номера такта А. Выделяют и далее рассматривают формирование младших компонентов вектора сигнатуры, отделен- 55 ных в (2) пунктирной линией: л -у ф 4 И!

Р(л1 ° -„,6. -2 Р МИФ" И.4 Z ll -. () Младшие m/2 разрядов вектора (младший вектор) номера такта при 0 < k < N могут принимать значения от 000...00 до 111...11, причем на последовательности длиной N =

= 2 каждый из этих векторов появляется ровно (N/2 ) - 2 раз с периодом в 2 тактов. Разложим сумму (33 на такие слагаемые-суммы, в которые в качестве сомножителя входит младший вектор номера такта только одного фиксированного вида.

О

2ещ е

4р4к- ),6 Z at (< i) т42 0 +

4.л4

О рФ ° аф

О 4

Ф

": "- 4+(4.-1В4 О :2->a (-41а" . + л4 +s4

6 4

О

0.4 ° ett2

@фй

+ В ф,в4

М-Ца" .- (Ю» ) (т44 М4 4

Ol

1 / где z — вес вектора — двоичное число, представляющее собой младшие m/2 разрядов номера такта.

Рассмотрим z-e слагаемое-сумму в выражении (4). Это слагаемое равно нулю, если D -4р"и 0 для всех t или событие

Dzq4-A@44 - 1 появляется четное число раз на рассматриваемых 2 тактах, Если данное событие появляется нечетное число раз. то значение соответствующего слагаемо осуммы совпадает со значением веса вектора младших m/2 разрядов номера такта. Тогда очевидно, что младшие m/2 разрядов сигнатуры можно получить. просуммировав по

1714602

N — 1

Dk A(m/2-1),0

< =-1 (5) 20

g м/» g ле/у, мЯ (m-1),m/2 = g 02+((-f)2 х

z 0 4

И вЂ” 1

Х A(m-1),m/2 = g Pk А(„-1),m/2.

k =1

Рассмотрим принцип действия анализатора, выделив два режима работы — одноканальный и многоканальный. для каждого 30 режима в процедуре получения сигнатур можно выделить три этапа: подготовка к работе (очистка памяти), На этом этапе анализатор функционирует одинаково как в одноканальном, так и в многоканальном режиме; определение четности числа вектбров фиксированного вида, на которые попадают единичные символы контролируемой последовательности;

40 суммирование векторов.

Первый и третий этапы реализуются программно, второй — аппаратно.

В одноканальном режиме анализатор функционирует точно так же. как и известное устройство, так как в этом режиме контроллер 34 выставляет "0" на втором входе

27 задания режима, восстанавливая тем. самым связи, существующие в известном уст- 50 ройстве.

Рассмотрим работу анализатора в многоканальном режиме.

Ка этапе подготовки к работе контроллер 34 подает на вход элемента И 15 и на

0-вход триггера 6 сигнал "0", запрещая тем самым восприятие внешних сигналов

"Старт", "Стоп", "Синхр,", а на вход всех элементов И 17 подается сигнал разрешемодулю два такие вектора младших m/2 разрядов векторов номера такта. при которых символ контролируемой последовательности равен единице нечетное число раз. 5

Аналогично старшие m/2 разрядов вектора сигнатуры могут быть получены суммированием по модулю два векторов старших

m/2 разрядов номеров тактов, если на этих тактах символ контролируемой последова- 10 тельности равен единице нечетное число раз;

Таким образом, процесс формирования сигнатур первого порядка описывается выражениями 15

2"3/» 1 2W» м/»

S(m/2-1),0 = g, Dz+(t-1)2 A(m/2-1),0 = х=е ния очистки блоков 1О и 11 памяти (по первому входу 25 задания режима).

Кроме того, контроллер 34 по группе 22 входов задания режима устанавливает на управляющих входах мультиплексора 18 код 000 для считывания в контроллер через нулевой канал мультиплексора слова состояния анализатора — выходных сигналов триггеров 5 — 8, Одновременно контроллер

34 подает на входы сброса R счетчиков 3 и

4, а также всех триггеров (5„...8, 12, 13) сигнал Сброс", после чего формирует импульсы очистки элементов памяти, которые поступают на вход 23 записи/считывания анализатора. Эти .импульсы с,выхода контроллера 34 проходят через элементы 1 и 2 на входы синхронизации счетчиков 3 и 4 соответственно, а через элементы 17 и 14 на входы записи WR соответствующих блоков

10 и 11 памяти.

При этом во все ячейки всех блоков 10 и

11 памяти с выходов триггеров 12 и 13 записывается "1". По окончании записи в последнюю 2 -ую ячейку блоков памяти импульс переполнения счетчика 4 поступает на С-вход триггера 5 и устанавливает его в "1". Сигналом с выхода триггера 5 контроллер 34 через нулевой канал мультиплексора

18 информирует об окончании первого этапа. При этом контроллер прекращает формирование импульсов очистки памяти, восстанавливает сигнал "0" на входе элементов 17 (no первому входу 25 задания режима анализатора) и подает сигнал

"Сброс" для установки триггеров и счетчиков в исходное состояние.

В начале второго этапа в многоканальном режиме контроллер 34 подает "1" на вход элемента ИЛИ 19 и г:а вход управления всех мультиплексоров 21, блокируя тем самым одноканальный информационный вход

31 и подключая информационные входы 32 анализатора через мультиплексоры 21, элементы И 16 и элементы ИЛИ 14 к входам записи WR соответствующих блоков 10 и 11 памяти. Одновременно контроллер 34 подает "1" на 0-вход триггера 6 и на вход элемента И 15. При этом вход счетчика 4 через элемент ИЛИ2 и элемент И 15 соединяется с выходом переполнения счетчика 3, вход которого через элемент ИЛИ 1 и элемент И

9 соединяется с тактовым входом 30 анализатора. Анализатор переходит в режим ожидания внешних управляющих сигналов, а контроллер следит за состоянием триггеров

5-8через нулевой канал мультиплексора 18, Формирование сигнэтурьi начинается с приходом сигнала "Сгврт, по которому триггер 6 устанавливается в "1". о крывается элемент И 9, импульсь с твк1ового входа

1714602

30 анализатора через элемент И 9 и элемент

ИЛИ 1 проходят на вход счетчика.3, кроме того, импульсы с выхода элемента И 9 поступают на тактовые входы всех триггеров 12 и

13 и на входы всех элементов И 16. На другие входы элементов И 16 приходят "1" с выхода элемента ИЛИ 19 и сигналы с соот. ветствующих информационных входов 32 анализатора.

В процессе счета тактовых импульсов контролируемой последовательности опрашиваются соответствующие ячейки всех блоков 10 и 11, При этом в начале каждого k-ro такта импульсов синхронизации в триггеры 12 и

13 обеих групп триггеров записываются коды, хранящиеся в соответствующих ячейках памяти блоков 10 и 11.

Если на этом k-м такте символ контролируемой последовательности на некотором 1-м входе данных равен Dl< = 1, в конце такта коды с инверсных выходов i-x триггеров 12 и 13 переписываются в соответствующие ячейки i-x блоков 10 и 11, Таким образом,.если 0 = О, то код в

1 соответствующих ячейках сохраняется без изменения, если же С4 - 1. то код в этих

1 ячейках инвертируется. Если при опросе некоторой ячейки памяти блока 10 (11) символ контролируемой последовательности равен единице четное число раз, то в этой ячейке сохраняется код, записанный на первом этапе работы (т,е, "1"), если нечетное число раз — то код инвертируется ("О"). т.е, происходит определение четности числа векторов фиксированного вида (младших и старших байтов кода номера такта), на которые попадают единичные символы контролируемой последовательности.

С приходом импульса "Стоп" от объекта контроля триггер 7 устанавливается в "1" при этом закрывается элемент И 9, а сигналом от триггера 7 через нулевой канал мультиплексора 18 контроллер 34 информируется о завершении второго этапа работы.

Кроме того, в контроллер через нулевой канал мультиплексора,18 поступают сигналы от триггера 5, который устанавливается в

"1", если длина контролируемой последовательности Й >= 2, от триггера 6 — для информации контроллера о "зависании" (если на анализатор не пришел сигнал "Старт" ).

Перед началом третьего этапа контроллер 34 подает сигнал "0" на вход всех элементов И 17, на 0-вход триггера 6 и на вход элемента И 15. При этом блокируется запуск анализатора сигналом "Старт" и запись в блоки 10 и 11 памяти, а также разрывается связь между счетчиками 3 и 4, Затем контроллер 34 устанавливает на управляющих кодах мультиплексора 18 код

001, подготавливая к чтению через первый канал мультиплексора 18 из блоков 10 и 11

5 памяти соответствующих векторов младших четырех сигнатур (с первого канала по четвертый), подает сигнал установки в "О" всех счетчиков и триггеров анализатора и формирует импульсы опроса ячеек блоков 10 и 11

10 памяти.

Далее на каждое состояние счетчиков 3 и 4 (которые работают синхронно) производится считывание содержимого опрашиваемых блоков памяти и. если считываемые

15 биты равны "0", то соответствующие вектора младших (старших) байтов соответствующей сигнатуры суммируются по модулю два с ранее полученной суммой векторов младших (стаявших) байтов. После опроса послед20 них 2 -х ячеек блоков памяти первых четырех сигнатур, контроллер устанавливает на управляющих входах мультиплексора

18 код 010 для чтения из блоков 10 и 11 памяти через второй канал мультиплексора

25 18 соответствующих векторов для формирования сигнатур с пятого по восьмой канал и т.д.

Таким образом, программным путем по алгоритму, описываемому формулами (5), 30 получают все m сигнатур первого порядка, Предлагаемый сигнатурный анализатор позволяет для каждого из m каналов параллельно и независимо формировать m-разрядную сигнатуру первого порядка за один

35 цикл контроля объекта. Программная обработка не требует многократного повторения запуска объекта испытаний, что повышает достоверность контроля.

Выполнение счетчика номеров тактов в

40 виде двух m/2-разрядных счетчиков позволяет в 2 раз уменьшить продолжительность этапа очистки и каждого цикла опроса блоков памяти, что дополнительно повышает быстродействие анализатора, Очевидно, .45 что счетчик. может быть выполнен и как четыре m/4-разрядных счетчика, при этом целесообразно использовать деление вектора номера такта соответственно на четыре части и блоки памяти с произвольной выбор50 кой одного из 2m слов и т.п. в/4

Рассмотрим пример формирования сигнатуры первого порядка для одного произвольного канала для двоичной последовательности, символы которой Dk равным

55 единице на тактах с номерами 0007Н, ОООСН, 001Н, 010СН (здесь и далее номера дайы в шестнадцатиричном — "Н" или двоичном — "В" кодах), на остальных тактах D< =

=0:m=16.

1714602

Однако ввиду сжатия информации сигнатурным анализатором возможен пропуск ошибок. В многоканальном режиме данный сигнатурный анализатор обеспечивает с вероятностью P = 1 в каждом канале обнаружение одиночных ошибок в независимости от длины последовательности. При длине последовательности ЬК 2 — 1 обнаруживаются все ошибки кратности 2 и локализуются все одйночные ошибки, При предположении о равновероятнасти ошибок произвольной кратности усредненная вероятность пропуска ошибок равна отношению мощности множества всех необнаруживае50

На нулевом такте (по окончании этапа подготовки) содержимое всех ячеек блоков

10 и 11 памяти равно единице. Пока 0 = О, т.е. по такт с номером 0006Н включительно состояние ячеек не изменяется. На такте 5 номер 0007Н проинвертируется содержимое ячейки с адресом 07Н блока 10. Аналогично на тактах ОООСН и 0017Н проинвертируется содержимое ячеек с адресом ОСН и 17Н соответственно блока 10. 10

На такте 010С проинвертируется содержимое ячеек с адресом ОСН блока 10 и с адресом 01Н блока 11.

При считывании опрашиваются все ячейки блоков 10 и 11 и суммируются по 15 модулю два коды адресов тех ячеек соответствующих микросхем, в которых записан

"О". Так в блоке 10 "О" записан в ячейки 07Н, 17Н (в ячейке этого блока с адресом ОС записана "1", так как информация в ней 20 инвертировалась дважды — на тактах 000С и

010С). поэтому младший байт сигнатуры ра-. вен (0000 0111) В + (0001 0111)B =

= (0001 0000)B 10Н. 25

Так как в блоке 11 "О" записан только в ячейку с адресом 01Н, то старший байт сигнатуры равен 01Н. Полная сигнатура для этого канала равна соответственно 011ОН,Эта сигнатура совпадает с сигнатурой, пол- 30 ученнай по выражению (1): (0000 0000 0000 0111)В +

+ (0000 0000 0000 1100)B +

+ (0000 0000 0001 0111)B + .

+ (0000 0001 0000 1100)В = 35

= (0000 0001 0001 0000)В = 0110H.

Полученные в процессе контроля испытуемого устройства сигнатуры сравнивают с ранее полученными для заведомо исправного аналогичного устройства (или рассчи- 40 танными аналитически), Если сигнатуры совпадают, то делается вывод об отсутствии ошибок s контролируемых двоичных последовательностях и, следовательно, об исправности контролируемого объекта. 45 мых ошибочных последовательностей к мощности множества всех возможных ошибочных последовательностей;

2 — 1

N — m

Рош

2 — 1 где m — разрядность сигнатуры первого порядка.

Устройство реализовано в виде модуля программно-управляемого сигнатурного анализатора и входит в состав автоматизированной системы контроля и диагностики, Модуль выполнен в интерфейсе микроЭВМ

"Электроника 60" и содержит около 100 микросхем серий К531, К555. . Объем программ формирования сигнатур, включая управление анализатором на всех этапах и во всех режимах рабаты, составляет около 350 команд на языке ассемблера микраЭВМ "Электроника 60", время отработки программы около 15 мс, собственно цикл сбора информации аб объекте контроля равен N/f, где N — длина контролируемой последовательности. f — тактовая частота работы объекта (f -< 10 Мгц).

Формула изобретения

Сигнатурный анализатор. содержащий два счетчика, первый, второй, третий и четвертый триггеры, первую и вторую группы триггеров, первую и вторую группы элементов И, мультиплексор, группу элементов

ИЛИ, два элемента ИЛИ, три элемента И, две группы блоков памяти, причем входы сброса счетчиков, входы сброса первого, второго. третьего и четвертого триггеров, входы сброса триггеров первой и второй групп объединены и образуют вход сброса анализатора, первые входы элементов И первой группы объединены с первым входом третьего элемента И, группа управляющих входов мультиплексора образует группу входов задания режима анализатора,.тактовые входы триггеров первой и второй групп, третьи входы элементов И первой группы, первый вход первого элемента ИЛИ и второй вход третьего элемента

И объединены и подключены к выходу второго элемента И, первый вход которого соединен с D-входом третьего триггера и подключен к выходу второго триггера, второй вход второго элемента И соединен с инверсным выходом третьего триггера, выход третьего элемента И подключен к тактовому входу четвертага триггера, третий вход второго элемента И является тактовым входом анализатора, второй вход первого элемента ИЛИ соединен с первым входом второго элемента ИЛИ, с первыми входами элементов И второй группы и образует вход записи-считывания анализатора, вторые

1714602

12 входы элементов И второй группы объединены и образуют первый вход задания режима анализатора, выходы 1-х элементов И первой и второй групп соединены с входами

i-x элементов ИЛИ группы, выходы которых соединены с входами записи i-õ блоков памяти. первой и второй групп, где! - Т, m, m - 2n, п-разрядность первого и второго счетчиков, информационные входы с первого по четвертый первой группы мультиплексора соединены с выходами первого, второго, третьего и четвертого триггеров, вмход переполнения первого счетчика соединен с первым входом первого элемента И, второй вход которого соединен с 0-входом второго триггера и.образует вход разрешения анализатора, выход первого элемента И соединен с вгорым входом второго элемента ИЛИ, выходы первого и второго элементов ИЛИ соединены с тактовыми входами соответственно первого и второго счетчиков, выход переполнения второго счетчика соединен с тактовым входом первого триггера, разрядные выходы первого и второго счетчиков соединены с адресными входами блоков памяти соответственно первой и второй групп, информационные выходы и входы t-x блоков памяти первой и второй групп соединены с 0-входами и инверсными выходами l-x триггеров соответственно первой и второй групп, информационные входы второй группы мультиплексора соединены с выходами соответствующих блоков памяти первой и второй групп, группа выходов мультиплексора является группой

5 информационных выходов анализатора, тактовые входы второго и третьего триггеров образуют соответственно входы "Старт" и "Стоп" анализатора, отличающийся тем, что, с целью увеличения быстродейст10 вия и повышения достоверности контроля, в него введены третий элемент ИЛИ и группа мультиплексоров, причем первые информационные входы J-x мультиплексоров группы подключены к выходам j-x разрядов

15 первого счетчика, где J - 1,й, первые информационные входы (j+n)-õ мультиплексоров группы подключены к выходам J-x разрядов второго счетчика, вторые информационные входы мультиплексоров группы образуют

20 группу информационных входов анализатора, управляк.".цие входы мультиплексоров группы объединены с первым входом третьего элемента ИЛИ и образуют второй вход задания режима, выхоДы 1-х мультиплексо25 ров группы соединены с вторыми входами

t-x элементов И первой группы, выход третьего элемента ИЛИ подключен к первым входам элементов И первой группы, второй вход третьего элемента ИЛИ образует инЗО формационный вход анализатора.

1714602

Составитель М.Иванов

Техред М.Моргентал Корректор T. Палий

Редактор M.áëàíàð

Производственно-издательский комбинат "Патент", г. Ужгород, yn,Ãàãàðèíà. 101

Заказ 694 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5