Логический анализатор

 

Изобретение относится к вычислительной технике, в частности к устройствам контроля и диагностики цифровых узлов. Целью изобретения является повышение быстродействия логического анализатора за счет повышения скорости записи в блок памяти. Логический анализатор содержит три триггера 1, 2 и 3, счетчик 4, блок памяти 5, два сдвиговых регистра 6 и 7, буферный регистр 8, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, два элемента И-НЕ 10 и 11, входы режима 12 - 15, выход 16. Логический анализатор позволяет записывать и выдавать данные о поведении дискретных систем. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

А1

„„SU„„1 1 441 щ) S С 06 F 11/00

С» 1 Г 1 С)(Д (т. Ф

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМ

ПРИ ГКНТ СССР

К А ВТОРСХОМУ СВИДЕТЕЛЬСТВУ (21) 4471921/24 (22) 14. 06 ° 88 (46) 30. 12. 90. Бюл. 11 - 48 (72) Ю.В.Ашмаров, Г.С.Афонин и В.С.Коробков (53) 681.3 (088 ° 8) (56) Авторское свидетельство СССР

9 1078582, кл. Н 03 B 19/00, 1984.

Авторское свидетельство СССР

У 1262507, кл. G 06 F 11/26, 1986. (54) ЛОГИЧЕСКИЙ АНАЛИЗАТОР (57) Изобретение относится к вычислительной технике, в частности к

2 устройствам контроля и диагностики цифровых узлов. Целью изобретений является повышение быстродействия логического анализатора за счет повышения скорости записи в блок памяти.

Логический анализатор содержит три триггера 1, 2 и 3, счетчик 4, блок памяти 5, два сдвиговых регистра 6 и 7, буферный регистр 8, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, два элемента И-НЕ 10 и 11, входы режима 12-15, выход 16. Логический анализатор позволяет записывать и выдавать данные о поведении дискретных систем. 1 ил.

1617441

Изобретение относится к контрольно-испытательной технике, а именно к логическим анализаторам.

Цель изобретения — повышение быст- 5 родействия.

На чертеже представлена структурная схема логического анализатора.

Логический анализатор содержит три триггера 1 — 3, счетчик 4, блок 5 !О памяти, два сдвиговых регистра 6 и 7, буферный регистр 8, элемент ИСКЛОЧАЮР!ЕЕ ИЛИ 9. два элемента И-ИЕ 10 и 11, "руппу информационных входов 12, синсинхровход 13, вход 14 управления 15 записью-чтением, информационные входы 15 и выходы 16.

Логический анализатор работает следующим образом.

Режим записи: 20

На вход 14 управления подают сигнал "О", при этом он поступает на вход управления записью-чтением блока 5 памяти (т.е. переводит его в режим записи) и при поступлении сиг- 25 нала сброса на вход 15, обнуляет триггеры 1 — 3. Одновременно обнуляется счетчик 4 ° С приходом переднего фронта синхроимпульаа с входа 13.происходит запись во второй сдвиговый ре-10 гистр 7 и по заднему фронту сдвиг" информации, одновременно на вход разрешения записи буферного регистра 8 поступает сигнал разрешения записи с прямого выхода второго триггера 2. По 35 приходу второго синхроимпульса происходит запись нового полубайта информации и захват полученного байта буферным р".гистром 8. Состояние счетчика при этом не изменяется, так как 40 на его вход разрешения счета поступает запрещающий сигнал с прямого выхода третьего триггера 3, поэтому байт информации с выхода буферного регистра 8 записывается в блок памя- 45 ти по адресу 000...0. Задним фронтом этого синхроимпульса происходит сдвиг информации во втором сдвиговом регистре 7. Одновременно с прямого выхода второго триггера 2 поступает запре5 щающий сигнал на вход разрешения записи буферного регистра 8 и разрешающий — на вход разрешения счета с етчика. Следующими двумя тактами в буферный регистр 8 записывается новый баит и одновременно с записью буфер. .:ого регистра 8 переключается счетччк 4. Таким образом на блок памяти поступает новый байт информации и адрес для его записи 000 ° ..1. Запись следующего байта происходит аналогично по адресу 000...2 и т.д.

Режим чтения:

На вход управления 14 подают сигнал "1". При этом он поступает на вход управления записью-чтением блока памяти 5 (т.е. переводит блок памяти в режим чтения) и при поступлении сигнала сброса на вход 15 устанавливает триггеры 1 — 3. Одновременно обнуляется счетчик 4. С приходом переднего фронта синхроимпульса с входа 13 происходит запись в первый сдвиговый регистр и на его выходах 16 появляется первый полубайт информации. Одновременно переключается счетчик 4 (на его выходах появляется адрес 000...1) и триггер, который переводит второй регистр в режим сдвига.На выходах блока памяти начнет подготавливаться новый байт инЬормации. С приходом второго синхроимпульса происходит сдвиг информации в регистре и на выходах 16 устройства появляется второй полубайт информации, Одновременно второй триггер 2 переводит первый сдвиговый регистр и режим параллельной записи. К приходу следующего синхроимпульса на выходе блока памяти готов новый байт информации.

С приходом следующего синхроимпульса процесс повторяется.

Таким образом устройство имеет более высокое быстродействие эа счет повышенной скорости записи в блок памяти, что позволяет использовать устройство также в качестве приемного, для записи реакций контролируемого цифрового объекта.

Формула изобретения

Логический анализатор, содержащий первый триггер, счетчик, блок памяти, первый и второй сдвиговые регистры, причем разрядные выходы счетчика соединены с адресными входами блока памяти, выходы которого соединены с информационными входами первого сдвигового регистра, о т л и ч а ю щ и йс я тем, что, с целью повышения быстродействия, в него введены элемент

ИСКЛЮЧЖОЩЕЕ ИЛИ, буферный регистр, первый и второй элементы И-НЕ, два триггера, причем первая группа информационных входов второго сдвигового

Составитель В. Шиянов

Редактор Л.Пчолинская Техред Л.Олийнык Корректор M.Ïoæî

Заказ 4119 Тираж 568 Подписное

ВНИИПИ Государственного . омитета по изобретениям и открытиям при ГКНТ СССР

113035,:: сква, Ж-35, Раушская наб., д. 4/5

Производственно-издательский комбинат "Патент", г.ужгород, ул. Гагарина,101

5 16 регистра является группой информационных входов анализатора, первая группа выходов второго сдвигового регистра соединена с второй группой информационных входов второго сдвигового регистра и с первой группой информационных входов буферного регистра, вторая группа информационных входов которого соединена с второй группой выходов второго сдвигового регистра, синхровход которого соединен с инверсным выходом элемента ИСКЛЮЧАЮТ(ЕЕ ИЛИ, прямой выход которого соединен с синхровходом первого триггера, прямой выход которого соединен с входом управления записью/сдвигом второго.сдвигового регистра и первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с синхровходом первого сдвигового регистра и является синхровходом анализатора, инверсный выход первого триггера соединен с синхровходом буферного регистра, информационным входом первого триггера и синхровходом второго триггера, информационный вход которого объединен с синхровходом счетчика и соединен с инверсным выходом второго

17441

6 триггера и синхровходом третьего триггера, информационный вход которо го подключен к шине логической еди5 ницы анализатора прямой выход третьt его триггера объединен с входом разрешения счета счетчика, вход сброса которого соединен с первыми входами первого и второго элементов И-НЕ и является входом сброса анализатора, вторые входы первого и второго элементов

И-НЕ соединены с входом управления записью/чтением блока памяти и являются входом управления записью/чтением анализатора, выходы первого и второго 1элементов И-НЕ соединены соответственно с инверсными входами сброса и установки первого, второго и третьего триггеров, прямой выход

20 второго триггера соединен с входом управления записью/сдвигом первого сдвигового регистра и входом разрешения записи буферного регистра, выходы которого соединены с инфор25 мационными входами блока памяти, выходы первого сдвигового регистра являются информационными выходами анализатора.