Устройство для вычисления локаторов ошибок

 

Изобретение относится к вычислительной технике. Его использование в устройствах декодирования информации позволяет повысить быстродействие за счет сокращения в 2,5 раза числа тактов работы. Устройство содержит триггер 1, элемент И 2. счетчик 3 импульсов, формирователи 4, 5, 9 адресов, формирователь 6 управляющих сигналов, преобразователи 7 и 8 кодов, формирователь 10 логической единицы, мультиплексоры 11, 12,15 и 16, перемножитель 13, накапливающий сумматор 14 по модулю два, кольцевой регистр 17, блоки 18 и 19 оперативной памяти 1-2, -3-4-15-17-9-11-13- 14-16-19-7-12-13-15-18-11, 4-19-8-12, 3-5-11, 3-6-17, 14-15-17, 5-12, 10-11. 10-12, 13-16. 4-16,4-18, 19-12. 1 ил. (Л

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

П9) (11) 1si)s K 03 M 13/00, 13/02

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4809873/24 (22) 04,04,90 (46) 23.04,92. Бюл, и - 15 (71) Научно-исследовательский институт вычислительной техники, Пензенский политехнический институт и Институт проблем передачи информации АН СССР (72) Б.A,Ñàaåëüåâ, B,À.ÇèíoBüåB, А,В,Толов, А.M.Äóäêèí и Б.А,Мигунов (53) 681.325 (088,8) (56) Блох 3.Л.и Зяблов В, В. Обобщенные каскадные коды. — M. Связь, 1976, c,111—

120.

Авторское свидетельство СССР

М 1216832, кл. Н 03 М 13/00, 1986.

Авторское свидетельство СССР

К":. 1603532,к л, Н 01 1/16, 1987, (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЛОКАТОРОВ ОШИБОК (57) Изобретение относится к вычислительной технике. его использование в устройствах декодирования информации позволяет повысить быстродействие за счет сокращения в 2,5 раза числа тактов работы. Устройство содержит триггер 1, элемент И 2, счетчик 3 импульсов, формирователи 4, 5, 9 адресов, формирователь 6 управляющих сигналов, преобразователи 7 и 8 кодов, формирователь 10 логической единицы, мультиплексоры 11, 12, 15 и 16, перемножител ь 13, накапливающий сумматор 14 по модулю два, кольцевой регистр 17, блоки 18 и 19 оперативной памяти 1-2, -3-4-15-17-9-11-1314-16-19-7-12-13-15-18-11, 4-19-8-12, 3-5-11, 3-6-17, 14-15-17, 5-12, 10-11, 10-12, 13-16, 4-16, 4-18, 19-12. 1 ил.

1728972

Изобретение относится к вычислистельной техники и может быть использовано в устройствах декодирования информации, закодированной кодом РидаСоломона. 5

Известно устройство для вычисления локаторов ошибок, в котором используется процедура Ченя. Это устройство содержит регистр, каждый разряд которого содержит ячейку памяти, умножитель на обратный 10 — I элемент поля Галуа а и сумматор по модулю два.

Определение локаторов осуществляется путем последовательного занесения в регистр всех возможных элементов поля, сдвига содержимого регистра и проверки его состояния, Если содержимое регистра равно О, то внесенный элемент поля являет.ся локатором ошибки, Недостатком устройства является его низкое быстродействие, так как на вычисление, например, четырех локаторов требуется 4255 сложений и 4255 умножений.

Известно устройство для нахождения двух локаторов ошибок, содержащее три 25 блока постоянной памяти, элемент И, четыре регистра, три коммутатора, дешифратор, перемножитель, группу из mтриггеров,,два блока оперативной памяти, три элемента

НЕ и группу из m-2 сумматоров по модулю два.

Недостатком устройства является ограниченная кратность исправляемых ошибок, Наиболее близким по технической сущности к предлагаемому является устройство 5 для определения локаторов ошибок, в котором обеспечивается обнаружение четырех локаторов ошибок Х1 — Х4 путем решения ключевого уравнения четвертой степени

G(X) = Х + G1X + G2X + G3X+ 64 (1) 40 в котором

61 = Х1+ Хг+ Хз+ Х4:

G2 = Х1Хг + Х1Хз + Х1Х4 + Х2Хз + X2X4 + Х3Х4;

6з = Х1Х2Хз+ X1X2X4+ Х1ХзХа + Х2ХзХ4; (2)

64 = Х1Х2ХЗХ4.

Коэффициенты ключевого уравнения G1-.

—: 64 определяются по системе рекуррентных уравнений:

S5+ S461+ 5362+ 5263+ S164 = О;

Яв + $561 + S4G2 + S3G3 + S264 = О; (3)

S7+ S5G1 + S5G2 + S463+ S3G4 = О;

Зв+ Ят61+ 5563+ 5569+ S4G4 = О, где S1 —. S8 — синдромы ошибок.

При этом процесс расчета и преобразований принятых символов, каждый из которых содержит m бит в поле Галуа GF(2 ), осуществляется в нормальном базисе, Все элементы (символы) поля GF(2 ) можно представить в виде степени примитивного (7) (8) (9) Уравнение (6) можно представить в биквадратной форме элемента а. Если примитивный элемент а удовлетворяет до пол н ител ь ному условию: элементы а, а, а, а ..., а являются линейно, независимыми над

GF(2 ), то они образуют нормальный базис.

В таблицах неприводимых многочленов можно выбрать примитивный многочлен соответствующей степени, корни которого а линейно независимы, где i = О, 1, 2, ..., 2

m - 1. Тогда произвольный элемент у.E GF(2 ) может быть представлен как некоторая степень а и в и виде разложения по нормальному базису

m — 1 у1 22 уа(у)

i=О

Представление элемента у в виде разложения по нормальному базису удобно при возведении в степень вида 2 и извлечения

i корня степени 2. Например, если элемент

1 у уо +у1a2+уг(4

+у,п 1. гп -1 возвести в квадрат, то получим (=(p o() "(дс() (с ) +" ° imam-s

2 г ° 8

Х1 2

2(m — 1) так как a ° =а. Таким образом, возведение в квадрат означает циклический сдвиг элемента на один разряд вправо. Извлечение квадратного корня осуществляется сдвигом на один разряд влево. Это упрощает операции возведения в квадрат и извлечения квадратного корня, что увеличивает быстродействие.

Для нахождения локаторов ошибок необходимо преобразовать уравнение

Х + Х 61+ Х 62 + Хбз + 64 = О (4)

1 63! подстановкой Х = — + (— ) формула (4)

G 1 приводится к виду

2 (5)

Новая подстановка дает уравнение

Z +Z +K1Z+К2=0, (6) где (Огбз 6з г, А2 = 62 + (61 G3)

К1 =61 (— „);

АК

К2 =

Ао

A) (10) 1728972

Z +Z + K)Z+ K2=(Z + AZ+ B)(Z +AZ+

+С)=0, где А + В+ С=1; (11)

А(В+ С)= К1; (12)

ВС= Кг; (1 3)

Эти уравнения приводятся к следующим видам:

А +А+К1=0; (14)

В +(1+А ) В+ К2=0 (15)

С помощью подстановки

A=U+—

U (16) и

0 =с (17) кубическое уравнение (14) приводится к виду

Т +K1t+1=0, Заменой переменной t = К1у получаем

y2+y+ =0.

K 1

Обозначим h =, тогда

К»(y2+y+h =O. (18)

Для элементов поля Галуа GF(2 ), представленных в нормальном базисе, корень уравнения (18) (0 "1 h1 + "2 h1 + h2 + пЗ," h1 + h2 +

". ив-.1), (ю) где hI — i-й разряд символа h.

Приведем квадратное уравнение (15) к удобному для решения виду с помощью подстановки В = У1(1+А ). В результате получим г

Yf+Y1+ — 0 (1 Аг)2

4ля нахождения локаторов ошибочных комбинаций необходимо найти величины

h =

K 1 (20) и

m — 2 2 (21) (1 +Аг)2

Y1 = (О, m1, m1+ m2„...m1+ m2+ „, + mm-1) (22) Решим квадратное уравнение, Z + AZ+

+В =P.

Подставим Z = А я, в результате получим я +я+ =0.

В

А2

Обозначим в =—

В (23) г

В результате получим я +я+в=0. (24)

Корни уравнения (24) получают по выражениям

Я = »0)»d» )>» )")z) ° ° ° cd» < + "° +М„- )),25)

Ez=(1,»"»1)1 »>»+c z) )1 " ».с " c ») р6)

Приведем второе квадратное уравне5 ние Z + AZ + С = 0 к каноническому виду

82+8+V=p (27) де v г

С (28)

Соответствующие корням уравнения символы получают из выражений (о V,v.„--)„....»»- -. - --> (29)

Е, =(11+у»+) . Ч )...)1+ ))» )г+" ") -») (50)

) - »,»

Путем преобразования символов, соответствующих элементам поля Галуа, по выражениям (4) — (30) находятся локаторы ошибок Х1 — X4.

Однако данное устройство обладает низким быстродействием, так как на определение всех локаторов ошибок тратится

107 тактов.

Это затрудняет исправление ошибок в информации, принимаемой из высокоскоростных устройств, например оптических

ЗУ.

Цель изобретения — увеличение быстро0 действия вычисления локаторов ошибок в информации, защищенной циклическими кодами, Поставленная цель достигается тем, что в устройство для вычисления локаторов

35 ошибок, содержащее триггер, установочный вход которого является входом пуска устройства, выход триггера соединен с первым входом элемента И, второй вход которого является тактовым входом входом

40 устройства, выход элемента И подключен к счетному входу счетчика импульсов, вход обнуления которого объединен с входом обнуления триггера и является входом обнуления устройства, выходы счетчика импульсов соединены со входами первого и второго формирователей адресов и формирователя управляющих сигналов, выходы которого подключены к соответствующим управляющим входам кольцевого регистра сдвига, первые и вторые выходы второго формирователя адресов соединены с адресными входами соответственно первого и второго мультиплексоров, выходы которых подключены к первым и вторым входам перемножи55 теля, выходы которого соединены с первыми информационными входами третьего мультиплексора, выходы первого формирователя адресов подключены к адресным входам третьего мультиплексора

1728972

55 (32) и первого и второго блоков оперативной памяти (BOR), формирователь логической единицы, выход которого соединен с первыми информационными входами первого и второго мультиплексоров, вторые и третьи информационные входы которых являются соответственно первыми — четвертыми информационными входами устройства, выходы первого БОП соединены с четвертыми информационными входами первого мультиплексора, выходы второго БОП подключены к четвертым информационным входам второго мультиплексора и входам первого и второго преобразователей кодов, выходы которых соединены соответственно с пятыми и шестыми информационными входами второго мультплексора, накапливающий сумматор по модулю два, выходы которого подключены к вторым информационным входам третьего мультиплексора, дополнительно включены третий преобразователь кодов и четвертый мультиплексор, первые информационные входы которого объединены с входами накапливающего сумматора по модулю два и подключены к выходам перемножителя, адресные и вторые информационные входы четвертого мультиплексора подключены к выходам соответственно первого формирователя адресов и накапливающего сумматора по модулю два, выходы третьего мультплексора соединены с информационными входами первого БОП и кольцевого регистра сдвига, выходы которого подключены непосредственно и через третий преобразователь кодов соответственно к пятым и шестым информационным входам первого мультиплексора, выходы четвертого мультиплексора соединены с информационными входами второго БОП, выходы которого являются выходами устройства.

На чертеже представлена структурная схема устройства для вычисления локаторов ошибок.

Устройство содержит триггер 1, элемент И2, счетчик 3 импульсов, первый 4 и второй 5 формирователи адресов, формирователь 6 управляющих сигналов (ФУС). первый — третий преобразователи 7 — 9 кодов, формирователь 10 логической единицы, первый 11 и второй 12 мультиплексоры, перемножитель 13, накапливающий сумматор

14 по модулю два, третий 15 и четвертый 16 мультиплексоры, кольцевой регистр 17 сдвига, первый 18 и второй 19 блоки оперативной памяти (БОП).

Установочный вход триггера 1 является входом пуска, входы сброса триггера 1 и счетчика 3 соединены с цепью "Установка" в "0", первый вход элемента И2 соединен с

40 выходом триггера 1, а на второй вход поданы тактовые импульсы Т, выходы счетчика

3 объединены с адресными входами первого

4 и второго 5 формирователей адресов и

ФУС 6, выходы первого формирователя 4 соединены соответственно с адресными входами третьего 15 и четвертого 16 мультиплексоров и управляющими входами первого 18 и второго 19 БОП, первый С и второй

Cz выходы ФУС 6 соединены с управляющими входами кольцевого регистра 17 сдвига, выходы формирователя 5 соединены соответственно с адресными входами первого

11 и второго 12 мультиплексоров, выходы которых соединены соответственно с первь.ми и вторыми входами перемножителя

13, выход формирователя 10 соединен с первыми входами первого 11 и второго 12 мультиплексоров, выходы перемножителя

13 поданы на первые информационные входы третьего 15 и четвертого 16 мультиплексоров и на сумматор 14, выходы накапливающего сумматора 14 поданы на вторые информационные входы третьего 15 и четвертого 16 мультиплексоров, выходы третьего мультиплексора 15 объединены с входами кольцевого регистра 17 сдвига и информационными входами первого БОП

18, выходы которого поданы на четвертые входы первого мультиплексора 11, выходы кольцевого регистра 17 сдвига соединены непосредственно и через третий преобразователь 9 кодов соответственно с пятыми и шестыми входами первого мультиплексора

11, выходы четвертого мультиплексора 16 соединены с информационными входами второго БОП 19, выходы. которого являются выходами устройства и объединены с четвертыми входами второго мультиплексора

12 и входами первого 7 и второго 8 преобразователей кодов, выходы последних соединены соответственно с пятыми и шестыми входами второго мультиплексора

12, вторые 11 и третьи 12 входы первого и второго мультиплексоров являются соотвественно первыми и четвертыми информационными входами устройства.

Размерность m поля Галуа GF(2 ) равна числу информационных цепей. Управляющие входы содержат адресные цепи, а также цепи записи, считывания и установки. . Для нахождения локаторов X> — . X4 ошибок необходимо решить уравнение (4), Rpoизведем преобразование указанного уравнения, для чего представим его в биквадратной форме (X + Ax+ С) (X + Bx+ D) = 0, (31) где 6 =A+ В;

62= С+ О +AB, 6з =AD+ BC;

1728972

G4 = CD.

Обозначим ,и = AB. (33)

Тогда ,и+(Мз+бг )+G 1G4+G з+616гбз=О: 5 где

Р (G +и)г (56)

Тогда 1=(0 Р1 Р1+Рг " pt+

+Рг+... +p7)

Имеем Х + АХ + С = О, с помощью

10 подстановки

Х1=А р (58) получаем ф +фР+е =О, (59) где (37) 15 С

A2 (57) (34) (35) (36) (60) где (38) Замена

1

v=ó+—

У дает у + — + К =О. з

У

Новая замена у 3

Z=К з дает y +g+ =О.

М (39) (62) Хг = Х1+ А.

Аналогично

X +BX+D=0 (63) с помощью подстановки

Хз= By (64) получим у +у+! О, (65) где В=

D г (66)

yp = (0, г1, 5+ ь,..л 1 + ь+ ... - t7); (67)

Х4 = Хз+ B. (68)

Устройство работает следующим образом.

Программы работы устройства записаны в формирователях 4 и 5 адресов и формирователе 6 управляющих сигналов, Эти формирователи построены на основе блоков постоянной памяти. Они осуществляют управление мультиплексорами, выдают адреса и сигналы записи и считывания в БОП, На основе блоков постоянной памяти построены преобразователи 7 — 9 кодов. С омощью третьего преобразователя 9 беется обратная величина 1/Р, где P — элеент поля Галуа GF(2 ), m — размерность оля. Первый преобразователь кодов 7 исользуется для ускорения решения уравнеия второй степени, а второй реобразователь 8 — уравнения третьей стеени.

При этом на входной мультиплексор 11 одаются величины 61 и 6з, а на мультилексор 12 — Gz и 64. Формирователи 4 — 6 аботают по жесткому алгоритму, Устройство работает с элементами поля алуа GF(2 ), поэтому каждая информацинная шина имеет m цепей (разрядов). Чисо цепей в адресных шинах определяется

25 (40) (41) (42)

Обозначим з г (43)

В результате получим

+7+m =О;

f1=(0, m), m>+ mzÄ.,m>+ щ+.лт); (44) 35

Уг=1+ ) 1. (45)

Иэ выражений (32) и {33) можно пол-. 40 учить

А + 61 А +,и =- О. (46)

Заменим А = U G>. В результате получим

Uz+ 0+с=О, (47) 45 р гдет= —, G t (48) м тогда

fl

U1 = (О, t1, t1 + t2, ". Л1 + тг + ... + t 7), (49)

Ог = 1 + 01, (50)

Из выражения (32) и

B =61+A; (51)

0=6г+С+,и, (52)

Тогда и

G4 = С(6г+ С+,и). (53)

Отсюда С +(Gz+ и) C+64=0. Çàìåíèì

С=(6г+,и) ю (54) Г

В результате получим о в +в+Р=О, (55) L= G

Делаем. замену ,и =0v. где б= VL.

Получим

v +v+ К=О, y = (O, e„Z + Я „, „е, - ; ... - <. ); ®1 ) 1728972

G1. Произведение 61 через мультиплексор 15 записывается в БОП 18.

На 7-м такте величина G< из БОП 18 подается на первый вход перемножителя 13, 5 а на второй вход 64 с входа устройства, Полученное произведение записывается в сумматор 14, На 8-м такте на первый вход перемножителя 13 подается величина 6з с входа устройства, а на второй вход а . С выхода перемножителя 13 величина 6з записывается в БОП 19. На следующем такте величина 6з подается на входы перемножителя 13 с входа устройства и из БОП 19.

Произведение 6з с выхода перемножителя

13 складывается с 61 64 в сумматоре 14, На

10-м такте на первые входы перемножителя подается с выхода БОП 18 величина G < 6з, а на вторые входы — с входа устройства величина Gz. Произведение G1 Gz 6з складывается с содержимым накапливающего сумматора 14, Полученная величина M переписые-ется на 11-м такте в БОП 19.

Дальше производится вычисление К по формуле (38) при этом вначале определена величина L Напомним, что в регистре 17 з2 записана величина L, а в БОП 19 — L. Ha

12-м такте из регистра 17 на первые входы перемножителя подается L, а на вторые из

БОП 19 — L. Величина 1 с выхода перемноз жителя 13 записывается на кольцевой регистр 17. На 13-м такте в регистр 17 из ФУС

6 подается сигнал С2 нСдвиг влево", в результате содержимое регистра циклически сдвигается на 1 оазряд и в нем будет получена величина L . На 14-м также эта величиз/ на из регистра 17 подается в качестве адреса на вход преобразователя 9 кодов, по которому в нем записана обратная величина

1/ Р, В данном случае P =- 1. .

Величина 1/ Р подается на первые входы перемножителя 13, на вторые входы которого подается величина,и из БОП 19, На выходе перемножителя 13 получают К, которую записывают в БОП 19.

Решение кубического уравнения (37) осуществляется с помощью преобразователя 8 кодов, при подаче на вход которого величины К на выходе получают величину и, поскольку эта величина зависит только от К, Таким образом, опускается целый ряд промежуточных преобразований, что увеличивает быстродействие вычислений. При этом необходимо для каждого К на ЭВМ рассчитать по формулам (39) — (44) свое значение v, которое затем записывается в преобразовавходы перемножителя 13 через мультиплексор 11 подается величина 62, а на вторые входы через мультиплексор 12 с входа устройства также подается величина Gz.

Полученная с выхода перемножителя величина 6г записывается на сумматор 14 по 35 модулю 2 накапливающего типа.

Предварительно на первом такте накапливающий сумматор 14 устанавливается в н0", На третьем такте на входы перемножителя подаются аналогично предыдущему с входа устройства величины 61 и 6з. Произведение 616ззаписывается в БОп 18 и складывается с Gz на сумматоре 14, а затем полученная величина L на четвертом такте записывается через мультиплексор 16 и

БОП 19 в кольцевой.регистр 17 сдвига, На пятом такте на первый вход перемножителя подается 61, а на второй—

50 а . На этом же такте на регистр 17 с ФУС

6 подается сигнал С1 "Сдвиг вправо", в результате в регистре 17 будет получена неличина L2,С выхода перемножителя через мультиплексор 16 записывается в БОП 19.

На этом же такте стирается содержимое накапливающего сумматора 14.

На следующем такте на первый вход перемножителя 13 с входа устройства и на второй вход с выхода БОП 19 подается величина количеством символов, записывающих в соответствующий БОП, а число цепей в управляющих шинах — числом адресов и количеством управляющих сигналов записи, считывания и установки.

Устройство работает в следующей последовательности. В начале определяются величины L и,и по выражениям (34) и (35).

Работа начинается с подачи сигнала "Пуск" на вход устройства (триггера 1). Триггер 1 устанавливается в н1" и открывет элемент

И2, через который на вход счетчика 3 начинают поступать тактовые импульсы Т, Счетчик начинает выдавать последовательность чисел, по которым из формирователей 4 — 6 выбираются необходимые команды для расчетов.

На первом такте на вторые входы перемножителя 13 формирователь 5 адресной шиной Аг подключает через мультиплексор

12 величину 6з, а адресной шиной А1 величину а = 1 с выхода формирователя 10 логической м1н на первые входы. В результате Gz с выхода перемножителя проходит через мультиплексор 15 и записывается в

БОП 18. При этом на мультиплексор 15 и

БОП 18 подаются соответствующие адреса и сигналы записи из формирователя 4.

На втором такте из БОП 18 на первые тель 8 кодов. На 15-м такте определяют d no формуле (36). Для этого из БОП19 списывается L u подается на вторые входы перемножителя б

1728972

14 а на первые входы подается а . Полученный результат ао . i записывается в регистр 17 сдвига. На 16-м такте из ФУС 6 на этот регистр подается сигнал Сг "Сдвиг влево", в результате чего в нем получают величину 4 :.

На 17-м такте на первые входы перемножителя 13 подается с регистра 17 величина /Г. При этом из БОП 19 списывается

K и в качестве адреса подается на вход преобразователя 8 кодов, на выходе которого получают величину v, которая подается на вторые входы перемножителя 13.

Полученную на выходе величину,и записывают в накапливающий сумматор 14 и в БОП 19. После этого приступают к вычислению р по формуле (56). ,цля этого вначале вычисляют знаменатель. На 18-м такте на первые входы пере- 20 множителя 13 подается величина а, а на вторые — 6г с входа устройства. Величина бг с выхода перемножителя 13 подается на сумматор 14, где складывается с,и. Полученная сумма на 19-м такте параллельно 25 записывается на кольцевой регистр17сдвига и в БОП 18.

На 20-м такте регистр 17 из ФУС 6 подается сигнал С1 "Сдвиг вправо", в результате в нем будет получена величина (бг» 30

+,и ) . На 21-м такте эта величина в качестве адреса подается на вход преобразователя 9 кодов,-по которому в нем записана обратная величина 1/P . Здесь Р =(6г+,и) . Величина 1/P подается на первые входы перемно- 35 жителя 13, а на вторые входы подается 64 с входа устройства. На выходе перемножителя 13 будет получена величинэ р, которая записывается в БОП 19, Дальше находится корень в квадратно- 40 го уравнения (55). Поскольку он зависит только от р, то для нахождения его используется преобразователь 7 кодов. В нем по адресу, задаваемому величиной р, записан корень в. Поэтому на 22-м такте величина 45 списывается из БОП 19 и подается на вход преобразователя 7. Полученная на его выходе величина через мультиплексор 12 подается на вторые входы перемножителя 13, на первые входы которого выдается величина

6г+,и из БОП 18.

В результате в соответствии с выражением (54) на выходе перемножителя 13 получают величину С, которую записывают в

БОП 19, Далее аналогично предыдущему 55 решают квадратное уравнение (47). Для этого свободный член t находят по выражению (48). Отметим, что знаменатель G> был рассчитан ранее и записан в БОП 18. Для получения 1/61 необходимо G) переписать в кольцевой регистр 17 сдвига. На 23-м такте величина G> подается на первые входы перемножителя 13, на вторые входы которого подается а о ..

С выхода перемножителя 13 величина

61 записывается в регистр 17. На 24-м такг те величина 61г подается на вход преобразователя 9 кодов, с выхода которого величина 1/G> подается на первые входы перемножителя 13, на вторые входы которого подается величина,и из БОП 19. Величина t с выхода перемножителя 13 записывается в БОП 19.

Затем определяют величину А по выражению (46). Для этого на 25-м такте на первые входы перемножителя 13 подается величина 61 с входа устройства, а на вторые входы — величина U, которая получается на выходе преобразователя 7 кодов при подаче на его вход величины t из БОП 19.

Полученную на выходе перемножителя

13 величину А записывают в накапливающий сумматор 14, кольцевой регистр 17 и в

БОП 18. После этого определяют свободн ый член е квадратного уравнения (60). На 26-м такте на кольцевой регистр 17 подается сигнал С1 "Сдвиг вправо", в результате в нем будет получена величина А . На следующем такте эта величина подается на вход преобразователя 9 кодов, с выхода которого величина 1/А подается на первые входы г перемножителя 13, а на вторые входы поступает величина С из БОП 19. Результат умножения е записывается в БОП 19.

На 28-м такте определяется первый локатор ошибок Х1 по выражению (58). Для этого на первые входы перемножителя 13 подается величина А из БОП 18. Величина я списывается из БОП 19 и подается на вход преобразователя 7 кодов, с выхода которого полученную величину рподают на вторые входы перемножителя 13.

Таким образом, первый локатор ошибок, полученный на выходе перемножителя

13, записывают в БОП 19. Дальше определяют второй локатор Хг ошибок по (62), Отметим, что величина А уже записана в блоке

18. Поэтому на 29-м тракте на первые входы перемножителя 13 подается величина и, а на вторые входы локатор Х1 из БОП 19. С выхода перемножителя 13 локатор Х1 подается на сумматор 14, где складывается с А.

В результате в блоке 14 будет получен локатор ошибок Хг, который на 30-м такте списывается в БОП 19.

Затем необходимо определить величину В по выражению (51). Для этого на 31-м такте на первые входы перемножителя 13

1728972

16 подается величина 61 с входа устройства, а на вторые входы - а, С выхода перемножителя 13 Gi записывают в накапливающий сумматор 14. На 32-м такте на первые входы перемножителя 13 подается величина А из

БОП 18, а на вторые входы — а . Величина

А с выхода перемножителя 13 подается в накапливающий сумматор 14, где складывается с G>. В результате будет получена величина В, которая на 33-м такте списывается в БОП 18 и кольцевой регистр

17, Далее определяется величина 0 по формуле (52), На 34-м такте на первые входы перемножителя 13 подается а, а на вторые входы — величина Gz с входа устройства, 5

Gz с выхода перемножителя 13 записывается в накапливающий сумматор 14. На 20 следующем такте на первые входы перемножителя 13 подается г", а на вторые — величина С из БОП 19.

С выхода перемножителя 13 величина С подается в накапливающий сумматор 14, где складывается с Gz. Аналогично на 36-м такте в накапливающем сумматоре 14 происходит сложение 6 + С с величиной,и, которую списывают из БОП 19, В результате будет получена величина D, которая на 37-м такте записывается в БОП 19. Затем определяется свободный член 1 квадратного уравнения (65) по формуле (66). Для этого на

38-м такте из ФУС 6 на кольцевой регистр

17 подается сигнал С1 "Сдвиг вправо", в результате в нем будет получена величина

В . На 39-м такте величина В подается на вход преобразователя 9 кодов, с выхода которого величина 1/B подается на первые входы перемножителя 13, на вторые входы которого подается величина D из БОП 19, Полученная величина 1записывается в БОП

19.

На 40-м такте на первые входы перемножителя 13 подается величина В из БОП

18, При этом величина t списывается из БОП

19 и подается на вход преобразователя 7 кодов, с выхода которого величину у подают на вторые входы перемножителя 13.

В результате на выходе перемножителя

13 в соответствии с выражением (64) получают третий локатор ошибок Хз, который параллельно записывают в накапливающий сумматор 14 и в БОП 19, На 41-м такте на первые входы пере- 55 множителя 13 подается величина В из БОП

18, а на вторые входы — а . С выхода перемножителя 13 величина В подается в накапливающий сумматор 14, где складывается с

Хз. В результате получают четвертый локатор Х4 ошибок, который на 42-м такте записывается в БОП 19, На этом заканчивается определение ошибок Х1 —. Х4.

Таким образом, в предлагаемом устройстве для нахождения четырех локаторов ошибок требуется 107 тактов, а в предлагаемом — только 42, следовательно, предлагаемое устройство обеспечивает существенно большее быстродействие.

Формула изобретения

Устройство для вычисления локаторов ошибок, содержащее триггер, установочный вход которого является входом пуска устройства, выход триггера соединен с первым входом элемента И, второй вход которого является тактовым входом устройства, выход элемента И подключен к счетному входу счетчика импульсов, вход обнуления которого объединен с входом обнуления триггера и является входом обнуления устройства, выходы счетчика импульсов соединены с входам а первого и второго формирователей адресов и формирователя управляющих сигналов, выходы которого подключены к соответствующим управляющим входам кольцевого регистра сдвига, первые и вторые выходы второго формирователя адресов соединены с адресными входами соответственно первого и второго мультиплексоров, выходы которых подключены к первым и вторым входам перемножителя, выходы которого соединены с первыми информационными входами третьего мультиплексора, выходы первого формирователя адресов подключены к адресным входам третьего мультиплексора и первого и второго блоков оперативной памяти, формирователь логической единицы, выход которого соединен с первыми информационными входами первого и второго мультиплексоров, вторые и третьи информационные входы которых являются соответственно первыми — четвертыми информационными входами устройства, выходы первого блока оперативной памяти соединены с четвертыми информационными входами первого мультиплексора, выходы второго блока оперативной памяти подключены к четвертым информационным входам второго мультиплексора и входам первого и второго преобразователей кодов, выходы которых соединены соответственно с пятыми и шестыми информационными входами второго мультиплексора, накапливающий сумматор по модулю два, выходы которого подключены к вторым информационным входам третьего мультипликатора, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, в устройство введены тре18

1728972

15

25

35.40

50

Составитель О. Ревинский

Редактор Н.Лазоренко Техред М.Моргентал Корректор С. Шевкун

Заказ 1414 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 тий преобразователь кодов и четвертый мультиплексор, первые информационные входы которого объединены с входами накапливающего сумматора по модулю два и подключены к выходам перемножителя, адресные и вторые информационные входы четвертого мультиплексора подключены к выходам соответственно первого формирователя адресов и накапливающего сумматора по модулю два, выходы третьего мультипликатора соединены с информационными входами первого блока оперативной памяти и кольцевого регистра сдвига, выходы которого подключены непосредственно и через третий преобразователь ко5 дов соответственно к пятым и шестым информационным входам первого мультиплексора выходы четвертого мультиплексора соединены с информационными входами второго блока оперативной памя10 ти, выходы которого являются входами устройства,