Цифровой синтезатор частот

 

Изобретение относится к радиотехнике. Цель изобретения - повышение быстродействия . Цифровой синтезатор частот содержит цифровой фазовый детектор (ЦФД), делитель частоты с фиксированным коэффициентом деления (ДФКД), блок запрета, первый цифроаналоговый преобразователь %5ч.-, | .2 ъ- (ЦАП), фильтр нижних частот, сумматор, управляемый генератор, делитель частоты с переменным коэффициентом деления (ДПКД), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый D-триггер, второй D-триггер, элемент И-НЕ, первый элемент И, второй элемент И, третий элемент И, реверсивный счетчик, второй ЦАП.ЦФД включает в свой состав двоичный счетчик и регистр памяти. При переключении с частоты на частоту, когда разность фаз оперных импул-сс и импульсов с выход ДПКД достигает нуля, происходит скачкообразное изменение разности раз этих сигналов и при этом включается перрый D-грйггер, который переклюизет систему фазовой аэтоподстройки из режима сравнения фаз в режим сравнения частот, при этом устраняется возможность повторных I. работок частоты грубым каналом настройки. 1 з.п ф-лы, 1 ил. у- Р-

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (5!)5 Н 03 1 7/18

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

"1 t gpss

2 ь„)

4ь

QQ

I ! (л

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4796492/09 (22) 26.02.90 (46) 15.07.92. Бюл. М 26 (71) Центральное конструкторское бюро "Алмаз" (721) В.Г.Аристов (53) 621.373.42(088.8) (56) Авторское свидетельство СССР

N 1077057, кл. Н 031 7/18, 1981.

Левин В,А. и др. Синтезаторы частот с системой импульсно-фазовой автоподстройки. — M,. Радио и связь, 1989, с. 14-17, (54) ЦИФР08ОЙ СИНТЕЗАТОР ЧАСТОТ (57) Изобретение относится к радиотехнике.

Цель изобретения — повышение быстродействия, Цифровой синтезатор частот содержит цифровой фазовый. детектор (ЦФД), делитель частоты с фиксированным коэффициентом деления (ДФКД), блок запрета, первый цифроаналоговый преобразователь

Изобретение относится к радиотехнике и может быть использовано для генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре.

Известен цифровой синтезатор частот, содержащий последовательно соединенные опорный генератор, делитель частоты с фиксированным коэффициентом деления и цифровой .а тотно-фазовый детек гор, последовательно соединенные фильтр нижних частот, управляемый генератор, делитель частоты с переменным коэффициентом деления, выход которого подключен к другому Ж >1748251 А1 (ЦАП), фильтр нижних частот, сумматор, уп- равляемый генератор, делитель частоты с переменным коэффициентом деления (ДПКД), элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый D-триггер, второй D-триггер, элемент И-НЕ, первый элемент И, второй элемент И, третий элемент И, реверсивный счетчик, второй ЦАП. ЦФД включает в свой состав двоичный счетчик и регистр памяти.

При переключении с частоты на частоту, когда разность фаз опорных импул" сов. и им,пульсов с выхода ДПКД достигает н.ля, происходит скачкообразное изменение разности раз этих сигналов и при этом включается первый D-триггер, который переклю ает систему фазовой автоподстройки из режима сравнения фаз в режим сравнения частот, при этом устраняется возможность повторных о. работок частоты грубым каналом настройки, 1 з.п. ф-лы, 1 ил. входу цифрового частотно-фазового детектора, а така:=. включает в себя два блока страбирования, два Г, -триггера, два одновибратора, два элемента И, два токовь>х ключа и два генератора ока.

Однако быстродействие такого цифрово Го си нте за гора - acTQT недостаточно в ь с о кое и определяет..".я параметрами кольца фазоьой автаподстройки и постоянной времени фильтра ни:кних частот, Няибог ее близким к предлагаемому является цифровой синтезатор частот, содержащий соединенные в кольцо фазовый

1748251 детектор, фильтр нижних частот, сумматор, управляемый генератор и делитель частоты с переменным коэффициентом деления, причем второй вход фазового детектора соединен с выходом делителя частоты с фиксированныM коэффициентом деления, вход которого является входом опорной частоты, выход фазового детектора соединен с вторым входом сумматора через последовательно соединенные датчик частотного рассогласования, реверсивный счетчик и цифро-аналоговый преобразователь, второй кодовый вход делителя частоты с переменным коэффициентом деления соединен с входной шиной, а выход управляемого генератора соединен с выходной шиной синтезатора, Однако быстродействие цифрового синтезатора частот при смене выходных частот недостаточно велико и определяется динамикой кольца фазовой автоподстройки, Цель изобретения — повышение быстродействия.

Поставленная цель достигается тем, что в цифровой синтезатор частот, содержащий последовательно соединенные фильтр нижних частот, сумматор, управляемый генератор, делитель частоты с переменным коэффициентом деления и цифровой фазовый детектор, последовательно соединенные реверсивный счетчик и первый цифро-аналоговый преобразователь, выход которого соединен с вторым входом сумматора, делитель частоты с фиксированным коэффициентом деления, первый выход которого подключен к второму входу цйфрового фазового детектора, вход делителя частоты с фиксированным коэффициентом деления является входом опорной частоты цифрового синтезатора частот, а установочный вход делителя частоты с переменным коэффициентом деления является кодовым входом цифрового синтезатора частот, дополнительно введены последовательно соединенные элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, первый 0-триггер, первый элемент И, блок запрета и второй цифро-аналоговый преобразователь, последовательно соединенные второй 0-триггер и элемент И-НЕ, а также введены второй элемент И и третий элемент

И, первый вход которого соединен с первым входом второго элемента И, с тактовым входом цифрового фазового детектора и подключен к опорному входу цифрового синтезатора частот, второй вход и выход второго элемента И соединены соответственно с прямым выходом первого 0-триггера и с входом сложения реверсивного счетчика, второй вход и выход третьего эле5

15

25

35 поразрядные выходы регистра памяти явля40 тора

55 мента И подключены соответственно к прямому выходу второго 0-триггера и к входу вычитания реверсивного счетчика, инверсный выход второго D-триггера соединен с вторым входом первого элемента И, прямой выход первого 0-триггера подключен к второму входу элемента И-НЕ, выход которого соединен c R-входом первого 0-триггера и с

R-входом второго D-триггера, С-вход которого подключен к первому входу элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ и к инверсному выходу цифрового фазового детектора, первый выход которого соединен с С-входом первого D-триггера, D-вход которого обьединен с D-входом второго D-триггера и подкл ючен к выходу элемента

ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с вторым выходом цифрового фазового детектора, кодовый вход которого подключен к кодовому выходу делителя частоты с фиксированным коэффициентом деления, а кодовые выходы цифрового фазового детектора соединены с соответствующими разрядными входами блока запрета, а выход второго цифроаналогового преобразователя соединен с входом фильтра нижних частот.

При этом цифровой фазовый детектор состоит из последовательно соединенных двоичного счетчика и регистра памяти, вход разрешения записи которого является первым входом цифрового фазового детектора, вход записи, тактовый вход и кодовый вход двоичного счетчика являются соответственно вторым входом, тактовым входом и кодовым входом цифрового фазового детектора, ются крдовыми выходами цифрового фазового детектора, инверсный и прямой выходы К-ro старшего разряда и выход (К-1)го разряда регистра памяти, являются соответственно инверсным выходом, первым и вторым выходом цифрового фазового детекНа фиг, 1 изображена структурная.электрическая схема цифрового синтезатора частот; на фиг, 2 — структурная электрическая схема цифрового фазового детектора.

Цифровой синтезатор частот содержит вход 1 опорной частоты, делитель 2 частоты с фиксированным коэффициентом деления, цифровой фазовый детектор 3, реверсивный счетчик 4, первый цифроаналоговый преобразователь 5, блок 6 запрета, второй цифро. аналоговый преобразователь 7, фильтр 8 нижних частот, сумматор 9, управляемый генератор.10, выходную 11 шину синтезатора, делитель.12 частоты с переменным коэффициентом деления, кодовый вход 13, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 14, первый

1748251

15 и второй 16 О-триггеры, элемент И-HE 17, первый 18, второй 19 и третий 20 элементы

И.

Цифровой фазовый детектор 3 содержит двоичный счетчик 21 и регистр 22 памяти, причем С-вход записи, Т-вход и D-входы 5 двоичного счетчика 21 являются соответственно вторым входом, тактовым входом и кодовым входом цифрового фазового детектора 3, а С-вход разрешения записи регистра памяти 22 является первым входом 10 цифрового фазового детектора 3. Поразрядные выходы регистра памяти 22 являются кодовыми выходами цифрового фазового детектора. Инверсный и прямой выходы Кго старшего разряда и выход (К-1)-ro разря- 15 да регистра памяти 22 являются соответственно инверсным выходом, пер8blM и Вторым Выходам цифрового фазового детектора 3.

Цифровой синтезатор частот работает 20 следующим образом.

При поступлении входных импульсов о

fax, опорных импульсов —. опорной частоты

«N

N 25

f0 и двоичного кода — соответственно на

2 первый. второй, тактовый и кодовый входы цифрового фазового детектора 3 на его выходе формируется двоичный код пропорциональный разности фаз входных и опорных 30 импульсов (где N — значение коэффициента деления дели еля частоты с фиксированным коэффициентом деления 2). В цифровом фазовом детекторе 3 выходной код двоичного счетчика 21 изменяется по пилоN N образному закону в пределах от — до — с

2 2 0 частотсй . Входные импульсы, поступэющие на вход разрешения записи. регистра памяти 22 осуществляют запись выходного кода двоичного счетчика 21 в указанный регистр.

В режиме синхронизма код сигнала ошибки поступает с выхода цифрового фазового детектора 3 через открытый блок запрета 6, второй цифроаналоговый преобразователь 7, фильтр нижних частот 8, сумматор 9 на управляемый генератор 10.

Код сигнала ошибки поддерживает на входе управляемого генератора.10 примерно постоянный уровень управляющего напряжения, обеспечивающий.по принципам ФАПЧ необходимую частоту колебаний синхронизируемого управляемого генератора 10 в соответствии с установленными коэффициентами деления делителя частоты с фиксированным коэффициентом деления

2 и делителя частоты с переменным коэффициентом деления 12, Сигнал управляемого генератора 10 поступает на выходную шину 11 синтезатора, Установка коэффициентов деления делителя частоты с переменным коэффициентом деления 12 осуществляется па кодовому входу 13 синтезатора.

При переключении с одной частоты на другую, например, если частота входных импульсов больше частоты опорных импульсов

fo (fax > — ), то разность фаз этих сигналов

Й убывает от цикла к циклу в направлении от

2 st äî О. Одновременно убывает и величина кода на выходе регистра памяти 22 цифрового фазового детектора 3. Когда разность фаз входных и опорных импульсов достигает 0 и переходит это значение, происходит скачкообразное изменение разности фаз этих сигналов от 0 до 2 zc и происходит переключение первого выхода цифрового фазового детектора 3 из "0" в "1", с помощью которого осуществляется запись "1" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 в первый О-триггер 15, На прямом выходе этого D-триггера 15 появляется "1", а на инверсном — "0", Включение D-триггера 15 переключает систему ФАПЧ из режима сравнения фаз в режим сравнения частот. Под воздействием

"0" инверсного выхода первого D-триггера

15 появляется "0" на выходе первого элемента И 18 и, следовательно, на управляющем входе блока запретя б. Нулевой уровень на управляющем входе закрывает блок запрета 6. На время режима сравнения частот все младшие информационные выходные разряды блока запрета 6 принимают нулевые значения, а старший К-й раэряд— единичное значение, что соответствует нулевому напряжению на выходе второго цифроаналогового преобразователя 7. Таким образом на время режима сравнения частот запрещается работа точного канала настройки. По команде прямого выхода первого 0-триггера 15 происходит включение грубого канала настройки: открывается второй элемент И 19 и на вход сложения реверсивного счетчика 4 поступают импульсы опорной частоты от опорного входа 1. Под воздействием импульсов опорной частоты происходит увеличение двоичного кода на выходе реверсивного счетчика 4 и, следовательно. увеличение напряжения на выходе первого цифроаналогового преобразователя 5. Выходное напряжение первого цифроаналогового преобразователя 5, поступая через сумма1748251 тор 9 на управляемый генератор 10, вызывает уменьшение его частоты и, следовательно, уменьшение частоты f>x входных импульсов, Уменьшение частоты fax входных импульсов вызывает сначала уменьшение скорости изменения разности фаз входных и опорных импульсов, а затем, когда частота входных импульсов станет меньше частоты опорных импульсов (fax < — )

fo

N изменится и направление изменения разности фаз этих сигналов, т.е. разность фаэ входных и опорных импульсов начнет увеличиваться от цикла к циклу в направлении от

0 до 2 7г. Когда разность фаз входных и опорных импульсов достигает 2 7ги переходит это значение, происходит скачкообразное изменение разности фаз этих сигналов от 2 к до 0 и происходит переключение инверсного выхода цифрового фазового детектора 3 из "0" в "1", с помощью которого осуществляется запись "1" с выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 во второй Dтриггер 16. На прямом выходе D-триггера 16 появляется "1", а на инверсном — "0". Появление единичных уровней на обоих входах элемента И-НЕ 17 вызывает появление нулевого уровня на его выходе, который., воз действуя на инверсные R-входы обоих

0-триггеров 15 и 16; переводит их в исходные состояния, На прямых выходах обоих

D-триггеров 15 и 16 появляются "0", на инверсных выходах — "1", Нулевой уровень на втором входе второго элемента И 19 запрещает перестройку частоты управляемого генератора 10 по грубому каналу настройки. На выходе реверсивного счетчика 4 фиксируется значение двоичного кода и соответствующее ему напряжение на выходе первого цифроаналогового преобразователя 5. Единичные уровни инверсных выходов обоих 0-триггеров 15 и 16 вызывают появление единичного уровня на выходе первого элемента И 18 и, следовательно. на управляющем входе, блока 6 запрета, По команде единичного уровня на управляющем входе блока 6 запрета включается точный канал настройки, т,е. происходит замыкание системы фазовой автоподстройки частоты, Одновременно после выключения обоих 0-триггеров 15 и 16 на выходе элемента И-НЕ 17 вновь появляется единичный уровень, разрешающий работу D-триггеров 15 и 16.

Аналогично происходит работа цифрового синтезатора частот при переключении с одной частоты на другую, когда частота входных импульса меньше частоты опорных о импульсов (f>x < — ). Только в этом случае

N переход в режим сравнения частот осуществляется после включения второго D-тригге5 ра 16 по команде инверсного выхода цифрового фазового детектора 3, а переход в режим сравнения фаз происходит после кратковременного включения первого Dтриггера 15 и выключения обоих D-тригге10 ров 15 и 16 в исходные состояния при воздействии нулевого импульса с выхода элемента И-НЕ 17.

В предлагаемом цифровом синтезаторе чаСтот повышение скорости перестройки

15 частоты управляемого генератора 10 в режиме сравнения частот, а также амплитудный анализ мгновенных значений фазовой ошибки с помощью элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 14 в момент переключения пер20 вого или инверсного выходов цифрового фазового детектора 3, в совокупности позволяют улучLLjèòü один из основных параметров широкополосных синтезаторов— быстродействие при переключении частот.

25 Формула изобретения

1. Цифровой синтезатор частот, содержащий последовательно соединенные фильтр нижних частот, сумматор, управдяемый генератор, делитель частоты с перемен30 ным коэффициентом деления и цифровой фазовый детектор, последовательно соединенные реверсивный счетчик и первый цифроаналоговый преобразователь, выход которого соединен с вторым входом сумма35 тора, делитель частоты с фиксированным коэффициентом деления, первый выход которого подключен к второму входу цифрового фазового детектора, вход делителя частоты с фиксированным коэффициентом

40 деления является входом опорной частоты цифрового синтезатора частот, а установочный вход делителя частоты с переменным коэффициентом деления является кодовым входом цифрового синтезатора частот, о т л-.

45 и ч а е шийся тем, что, с целью повышения быстродействия, введены последовательно соединенные элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ, первый D-триггер, первый элемент И, блок запрета и второй цифроаналоговый

50 преобразователь, последовательно соединенные второй Р-триггер и элемент И-НЕ, а также введены второй элемент И и третий элемент И, первый вход которого соединен с первым входом второго элемента И, с так55 товым входом цифрового фазового детектора и подключен к опорному входу цифрового синтезатора частот, второй вход и выход второго элемента И соединены соответственно с прямым выхоцом первого D-тригге1748251

10 ра и с входом сложения реверсивного счет- и ов цифр во фамвот детект р соединены и выходтретьего элемента соответств ю ими

И подключены соответствен у щими разрядными входами выходу второго D-т твенно к прямому блока зап

-триггера и к входу вычита- гового преобразователя у а запрета, а выход второго цифроаналоия реерс Ноо счетчи нверсныи вы- 5 фильтра нижних частот. ход второго 0-триггера. соединен с вторым 2. Синтезато по и. 1 т входом первого элемента И прямо ж ют D-т г входу элемента И-НЕ выхо чен к второму со е жит и у д р ит последовательно соединенные, выход которого сое- двоичный счетчик и егист динен с R-входом первого D-триггера и R- 10 аз еш разрешения эапис Р являетс пер го -триггера, С-вход которого вым входом ци ового а подключен к первому входу элемента ИСК- вхо ж л - ходзаписи, тактовый входи кодовый вход и к инверсному выход воичн ду д оичного счетчика являются соответственго фазового детектора, первый вы- но вто ым вх но вторым входом тактовым входом кодо

D-триггера, 0-вход которо б н с -входом первого 15 вым входом и цифрового фазового детектора, торо Р Рядные выходы Регистра памяти явля торого о ъединен с по аз я н

-триггера и подключен к ются ко овыми довыми выходами ц фр о о фазовторой вход которого соединен с в

EE ИЛИ, вого детекто а инв выходомцифровогофазовогодетектора ко- 20 ro раз я а ег с вторым выходы k-го старшего аз я а к ра, ко- го разряда регистра памяти являются соотп дключен к кодовому ветственно инв версным. выходом первым " коэффициентом деления кодовые с иксированным вторым выходами и довые выходы тектора. цифрового фазового де1740251

Составитель В.Аристов

Редактор Л.Пчолинская Техред M.Ìîðãåíòàë Корректор М.Шароши

Заказ 2510 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и откритиям при ГКНТ С,:,СР

113035, Москва. Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101