Устройство для сопряжения двух эвм

 

Изобретение относится к устройствам вычислительной техники и может быть использовано в вычислительных многомашинных системах для сопряжения ЭВМ. Цель изобретения - повышение быстродействия, за счет сокращения времени на программные операции при записи и чтении информации из оперативной памяти. Устройство содержит блок приемников, блок передатчиков , блок приемопередатчиков, счетчик адреса, блок оперативной памяти, коммутатор , элемент сравнения, элемент задержки, блок приемников без управления, девять элементов И, шесть триггеров, четыре элемента НЕ, два элемента И-НЕ, три элемента ИЛИ. Зил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4797331/24 (22) 28.02,90 (46) 30.07.92. Бюл. ¹ 28 (71) Ленинградское научно-производственное объединение "Электронмаш" (72) B.È.Ïîòàïåíêî, А.А,Синицын и Г,B.Кухарь (56) Авторское свидетельство СССР № 760076, кл. G 06 F 13/10. 09,06,78.

Авторское свидетельство СССР № 1499360, кл. G 06 F 13/00, 29,12,87. (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

ДВУХ ЭВМ.:-Изобретение относится к устройствам вычислительной техники и может быть использовано в вычислительных многомашинных системах для сопряжения 3ВМ.

Целью изобретения является повышение быстродействия за счет сокращения времени на программные операции при записи и чтении информации в/из оперативной памяти.

На фиг,1 приведена структурная схема устройства; на фиг.2 — временные диаграммы работы элементов устройства; на фиг.3— коммутатор, Устройство содержит блок приемников без управления (например, типа

559ИП2). коммутатор 2, блок 3 приемопередатчиков (например. типа 559ИП1 и

559ИП2), третий элемент И 4, блок 5 оперативной памяти (например, типа 537РУ9), элемент 6 сравнения, счетчик 7 адреса (например, серии 155ИЕ5, ИЕ7 или аналогичБЦ, 1751771 А1 (я)5 G 06 F 13/00 (57) Изобретение относится к устройствам вычислительной техники и может быть использовано в вычислительных многомашинных системах для сопряжения ЭВМ. Цель изобретения — повышение быстродействия, за счет сокращения-времени на программ- ные операции при записи и чтении йнформации из оперативной памяти. Устройство содержит блок приемников, блок передатчиков, блок приемопередатчиков, счетчик адреса, блок оперативной памяти, коммутатор, элемент сравнения, элемент задержки, блок приемников без управления, девять элементов И, шесть триггеров, четыре элемента НЕ, два элемента И-НЕ, три элемента

ИЛИ. 3 ил. ный), первый триггео 8, третий элемент НЕ

9, второй элемент И-НЕ 10, второй элемент

НЕ 11, первый элемент И вЂ” НЕ 12, первый элемент НЕ 13, блок 14 приемников, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 15, второй триггер 16, второй элемент И 17, четвертый элемент И 18, пятый элемент И 19, первый элемент И 20. третий, четвертый, пятый и шестой триггеры 21 — 24, блок 25 передатчиков (например, типа 559ИП1), элемент 26 задержки, элемент ИЛИ 27, линию 28 сигнала "Вывод", линию 29 сигнала "Ввод", линию 30 сигнала "Запись", линию 31 сигнала

"Чтение", линию 32 сигнала "Конец операции ЭВМ 1" rpynrty ЗЗ линий адреса, группу 34 линий "Ус1ановка адреса", группу

35 линий "Данные вх" ° группу 36 линий

"Данные вых", линию 37 сигнала "ТРББ", линию 38 сигнала "Запр.Б", линию 39 сигнала "ТРБ,А", линию 40 сигнала "Запр,А", линию 41 сигнала "Конец операции ЭВМ 2", 1751771 линию 42 сигнала "Строб адр.", линию 43 сигнала "CS", линию 44 сигнала "W/R", шину 45 данных, линию 46 сигнала "Адрес ".

На фиг.2 обозначения позиций соответствуют номерам линий на фиг,4.

На фиг.3 обозначены магистральные приемники 47, 48, элементы И 49-52, элементы ИЛИ 53, 54, элемент HE 55, Работу устройства рассмотрим на примере обмена массивами информации между контроллером И23.858.383 из состава первой ЭВМ типа "Электроника-60" и спецпроцессором второй ЭВМ, подключаемым к магистрали устройства, При этом группу входов 35 подключают к выходным информационным линиям контроллера И2, группу выходов 36 — к входным информационным линиям контроллера И2,-вход 32 — к выходу разряда PC00 регистра состояния контроллера, вход 28 — к линии "Вывод данных", вход 29 — к линии "Ввод данных", выходы 37 и 39 — к линиям соответственно "Требование Б BY" и "Требование А BY" контроллера

И2. Группу входов 33 магистрали устройства подключают к адресным линиям, а входы

42 и 41 — к управляющим выходам спецпроцессора, Входы S всех триггеров соединяют с потенциалом "Лог,1", группу входов-выходов 45 — к информационным цепям магистрали 26.

Линии 38 и 40 подключают к входам запросов прерывания спецпроцессора второй ЭВМ. Информационный вход D триггера 16 соединяют с потенциалом "Лог.1" (+5В через резистор 1 Ком).

После включения питания спецпроцес сор формирует сигнал "Установка", который поступает на,входы установки в ноль (R) триггеров 8, 16, 21 — 24 и счетчика 7 и устанавливает их в нулевое состояние (линии установки на фиг.1 не показаны). При этом на выходах 0 триггеров 8, 16, 21-24 и группе линий 0 счетчика 7 установятся сигналы низкого уровня.

Первая и вторая ЭВМ перед началом обмена устанавливают сигналы разрешения прерывания, в первой ЭВМ устанавливаются в регистре состояний контроллера

И2 разряды РС05 и. РС06, во второй ЭВМ устанавливаются разрешающие сигналы в схеме обработки прерываний.

Устройство работает в четырех режимах: запись массива информации спецпроцессором, ввод массива информации контроллером 1?, вывод массива информации контроллером И2, чтение массива информации спецпроцвссором.

Запись массива информации спецпроцессором.

20

30 элемента ИСКЛЮ4АЮЩЕЕ ИЛИ 15, разре35 шающий прохождение информации через блок приемопередатчиков 3, при этом низ40

Спецпроцессор ЭВМ 2 устанавливает на линиях 22 магистрали адрес устройства.

Адрес поступает с магистрали по шине 33 на входы блока приемников 1, использующего для согласования входных сигналов магистрапи, С выходов блока приемников сигналы адреса (см, фиг.2, поэ.33-45) поступают на первую группу входов элемента 6 сравнения, где сравниваются с группой сигналов, установленных на входах 34. При равенстве сигналов нэ выходе элемента 6 сравнения формируется сигнал высокого уровня, который поступает на информационный вход 0 триггера 8. Затем с задержкой относительно адресных сигналов спецпроцессор формирует импульсный сигнал низкого уровня по входу 42, (см, фиг.2, поз.42), при этом на выходе блока приемников 1 без управления появляется сигнал высокого уровня, осуществляющий установку триггера 8 в единичное состояние, при этом на выходе Q триггера 8 появится потенциал высокого уровня, который, поступая на управляющий вход коммутатора 2, разрешит прохождение сигналов с входов 30 и 31 магистрали устройствэ.

На выходах коммутатора 2 находятся сигналы высокого уровня, которые определяют высокие (неактивные) уровни сигналов на входах CS и W/R блока памяти 5. На выходах элементов И 17, 20 присутствуют низкие уровни сигналов, которые определяют низкий уровень сигнала на выходе кий уровень сигнала на выходе элемента НЕ

13 определяет направление поступления информации от линии 45 магистрали к блоку памяти, После окончания сигнала по входу

42 спецпроцессор снимает сигналы адреса с входом 33 и устанавливает на входах-выходах 45 первое слово массива данных. Затем с задержкой на время распространения информации с входов-выходов 45 до входов-выходов 0 блока 5 спецпроцессор формирует сигнал низкого уровня на входе

30 (см, фиг.2, поз.30 при t = tp). При этом на выходе "1" коммутатора 2 формируются импульсы сигнала низкого уровня, который, поступая через элемент И 4, обеспечивает на входе выборки CS блока 5 памяти сигнал. низкого уровня (см. фиг.2, поз,43 при t = t>).

Кроме того, сигнал низкого уровня с первого выхода коммутатора 2, поступая через элемент НЕ 11 высоким уровнем на вход С триггера 16, переведет триггер 16 в единичное состояние, при котором на выходе Q появится потенциал высокого уровня. Сигнал высокого уровня с выхода элемента НЕ

1751771

11 "поступит через элемент задержки 26 (имеющий A t задержки > At срабатывания триггера 16) на вход элемента И-НЕ 12. При этом на выходе элемента И-НЕ 12 появится сигнал низкого уровня, обеспечивая сигнал 5 записи на входе W/R блока 5 памяти (см. фиг,2, поз.44 при t = t>) и запись первого информационного слова с магистрали 45 в блок 5 по нулевому адресу, При исчезновении импульсного сигнала 10 (окончание записи) на входе 30 его задний положительный фронт осуществляет увели- чение содержимого счетчика 7 на единицу, обеспечивая подготовку адреса следующей ячейки памяти. Затем спецпроцессор поме- 15

; щает на входы-выходы 45 следующее слово массива данйых и формирует второй импульсный сигнал на входе 30, т,е, запись следующего слова осуществляется без операции загрузки адреса, только за счет прй- 20 ращения значения адреса в предыдущем цикле. Процессы записи последующих информационных слов осуществляются аналогичным образом, flo окончании записи информации 25 спецпроцессор формирует импульсный сигнал низкого уровня по входу 41 (фиг.2, поз.41 при t = t2), который проходит через блок приемников и обеспечивает сигнал высокого уровня на выходе элемента И вЂ” НЕ 10. 30

Этот сигнал проходит через элемент И 19 и, поступая на вход С триггера 23, устанавливает его в единичное состояние, формируя сигнал "ТРБ, А" на выходе 39 (см. фиг.2, поэ.39 при t = тг). Этот сигнал поступает на 35 вход "Требование А BY" контроллера И2, активизирует линию "ЗПР", и в процессор

ЭВМ передается адрес вектора 300, Первая

ЭВМ интерпретирует этот адрес KBK готовность данных от второй ЭВМ для ввода и 40 переходит на подпрограмму ввода информации, . Ввод информации контроллером И2.

Контроллер И2 осуществляет ввод ин- 45 формации в первую ЭВМ иэ блока 5 памяти следующим образом. Устанавливают на входе 29 активный низкий уровень сигнала (см. фиг.2, поз.29 при t = тз). Этот сигнал формирует на выходе элемента И 52 низкий 50 уровень сигнала, который поступает через элемент ИЛИ 54 на выход "— 1" коммутатора

2 (см. фиг.3). При этом на входе элемента НЕ

55 находится низкий уровень сигнала с выхода 0 триггера 8, так как при наличии на 55 входе 0 триггера 8 низкого уровня сигнала (неравенство адресов) первый из стробов по линии 42 (при обращении спецпроцессора к другим BY) переведет триггер 8 в нулевое состояние, Сигнал низкого уровня с выхода "-l" коммутатора 2, поступая на вход элемента

И 4, обеспечит íà его выходе низкий уровень сигнала CS (см. фиг.2, поз.43 при t = тз).

Одновременно сигнал с выхода коммутато ра, поступая на вход R триггера 16, переведет его в нулевое состояние и обеспечит на выходе элемента И-НЕ 12 сигнал высокого уровня, осуществляющий чтение информации из блока 5 памяти по адресу йоследней заполненной информацией ячейки (см, фиг,2, поз,44 при t = тз), — В то же время высокий уровень сигнала . на выходе элемента НЕ 13 совместно с потенциалом высокого уровня на выходах Q триггеров 8 и 16 обеспечит высокий уровень сигнала на выходе элемента И 20, разрешающий прохождение информации через блок передатчиков 25 в шийу 36(см. фиг.2, поз,36 при t = тз), и формирующий высокий уровень сигнала на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15., запрещающий работу блока приемопередатчиков 3, Контроллер принимает информацию с шины 36 и затем снимает сигнал с входа 29, При этом задний фронт сигнала на входе "-1" счетчика

7 обеспечивает уменьшейие его содержимого на единицу. Считывание следующих информационных слов осуществляется циклической подачей сигналов по входу 29. По окончании чтения информации при обнулении счетчика адреса. на выходе элемента

ИЛИ 27 формируется сигнал низкого уровня (см. фиг,2, поз.46 при t = t4). Этот сигнал поступает через элемейт НЕ 9 и элемент И

18 на вход С триггера 21 и устанавливает его в единичное состоянйе (см. фиг,2, поз.37 при t = t4), формируя сигнал TP6.6". При этом низкий уровень сигнала с выхода 0 триггера 21, поступая на вход R триггера 39, установит его в начальное нулевое состояние (см. фиг,2, поз.39 при t = t4), Первая ЭВМ интерпретирует сигнал "ТРБ;Б" как окончание ввода информации от второй ЭВМ и. переходит на подпрограмму вывода информации, Вывод массива информации контроллером И2.

Контроллер И2 осуществляет вывод информации иэ первой ЭВМ в блок 5 памяти следующим образом: устанавливает на шине 35 первое слово массива данных и формирует на входе 28 сигнал низкого уровня (см. фиг.2, поз,35, и 28 при t = ts). Этот сигнал с выхода "+1" коммутатора 2, поступая на вход элемента И 4, формирует íà его выходе сигнал. выборки "CS" (см. фиг,2, поз.43 при t = t5). При этом на выходе элемента НЕ

11 формируется сигнал высокого уровня, который переводит триггер l6 в единичное

1751771 состояние, при котором на выходе элемента

И 11 формируется сигнал высокого уровня. разрешающий прохождение информации через блок приемников 14 на входы 0 блока

5 памяти, Одновременнр сигнал с выхода элемента НЕ 11 поступает через элемент задержки 26 (с At задержки > At срабатывания триггера+ At срабатывания элементов И 17 и блока приемников 14) на вход элемента И-НЕ 12, формируя на входе N//R блока 5 памяти сигнал низкого уровня, организующий запись информации с входов 0 в ячейку памяти по нулевому адресу (так как счетчик адреса находится в нулевом состоянии после операции ввода информации, см. фиг,2, поэ,44 при t = ts), При исчезновении импульсного сигнала (окончание записи) на входе 28 его задний положительный фронт осуществляет увеличение содержимого счетчика 7 на единицу. обеспечивая подготовку адреса следующей ячейки памяти. Затем контроллер помещает на шину 35 следующее слово массива данных и формирует второй импульсный сигнал на входе 28, т.е. запись следующего слова осуществляется в ячейку, адрес которой установлен в предыдущем цикле, Процессы записи последующих информационных слов осуществляются аналогичным образом.

По окончании записи информации контроллер формирует импульсный сигнал низкого уровня по входу 32 (см. фиг.2, поз.32 при

t = t6), который поступает на вход элемента

И вЂ” НЕ 10 и формирует íà его выходе сигнал высокого уровня, который проходит через элемент И 19 и устанавливает триггер 24 в единичное состояние, при котором на выходе 40 формируется сигнал высокого уровня

"ЗАПР.А" (см, фиг.2, поз,40 при t = te), а триггер 21 возвращается в исходное нулевое состояние (см, фиг.2, поз,37 при t = tg).

Сигнал "ЗАПР.А" поступает на вход запроса прерывания второй ЭВМ и она переходит на подпрограмму чтения информации иэ блока 5 памяти.

Чтение массива информации спецпроцеасором.

Чтение информации спецпроцессором осуществляется следующим образом. Реа лизуется адресный цикл аналогично операции записи. Триггер 8 устанавливается в единичное состояние, После окончания сигнала по входу 42 спецпроцессор снимает сигналы адреса с входов 33 и устанавливает на входе 31 сигнал низкого уровня (cM. фиг.2, поз.31 при . t" tz), при этом на выходе "— 1" коммутатора 2 формируется сигнал низкого уровня, 25

35 выходе элемента ИЛИ 27 формируется сиг40

55 который, поступая через элемент И 4, обеспечивает на входе выборки CS блока 5 памяти сигнал низкого уровня (см. фиг.2, поз,43 при = 17). Одновременно сигнал с выхода коммутатора. поступая на вход и триггера

16, переводит его в нулевое состояние и обеспечивает на выходе элемента И-НЕ 12 сигнал высокого уровня, осуществляющий чтение информации из блока 5 памяти по адресу последней заполненной информацией ячейки (см. фиг.2, поз,44 при t =ту).

В то же время высокий уровень сигнала на выходе элемента НЕ 13 обеспечивает на- . правление передачи информации через блок приемопередатчиков 3 на группу линий 45 магистрали устройства; а потенциалы низкого уровня на выходах элементов И

20 и 17 (эа счет потенциалов низкого уровня на выходах 0 и 0 триггеров 8 и 16) обеспечивают низкий уровень сигнала на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 15. разрешающий ра5оту блока приемопередатчиков 3.

Спецпроцессор принимает информацию с магистрали второй ЭВМ и затем снимает сигнал с входа 31. При этом задний фронтсигнала на входе"-1" счетчика 7обеспечивает уменьшение его содержимого на единицу, Считывание следующих информационных слов осуществляется циклической подачей сигналов по входу 31.

По окончании чтения информации при нулевом адресе на выходе счетчика 7 на нал низкого уровня (см. фиг.2. поз,46 при t =

=t8). Этот сигнал поступает через элемент.

НЕ 9 и элемент И 18 на вход С триггера 22 и устанавливает его в единичное состояние (см. фиг.2, поз.38 при t = тв), формируя сигнал "ЗАПР,Б". При этом низкий уровень сигнала с выхода Q тTрpи г г еeр а 2222, поступая на вход R триггера 24, установит его в начальное нулевое состояние (см. фиг.2, поэ.40 при t = ta). Вторая ЭВМ интерпретирует сигнал "ЗАПР,Б" как окончание чтения информации от первой ЭВМ и переходит на подпрограмму записи информации в блок оперативной памяти.

Формула изобретения

Устройство для сопряжения двух ЭВМ, содержащее блок приемников, блок передатчиков, блок приемопередатчиков, счетчик адреса, блок оперативной памяти, коммутатор. триггер, два элемента И, два: элемента И вЂ” НЕ, два элемента КЕ, причем группа информационных входов блока при-емников и группа информационных выходов блока передатчиков образуют группы

1751771

10 входов и выходов устройства для подключения соответственно к группам информационных входов и выходов первой ЭВМ, первая группа информационных входов-выходов блока приемопередатчиков образует 5 группу входов-выходов устройства для подключения к группе информационных входов-выходов второй ЭВМ, первый и второй информационные входы коммутатора являются входами устройства для подключения 10 соответственно к выходам вывода и ввода первой ЭВМ, третий и четвертый информационные входы коммутатора являются входами устройства для подключения соответственно к выходам записи и чтения 15 второй ЭВМ, прямой выход первого триггера соединен с управляющим входом коммутатора, вход направления обмена блока приемопередатчиков — с выходом первого элемента НЕ и с первым входом первого 20 элемента И, выход которого соединен с разрешающим входом блока передатчиков, группа информационных входов которого соединена с группой информационных выходов блока приемников, с второй группой 25 информационных входов-выходов блока приемопередатчиков, с группой информационных входов-выходов блока оперативной памяти, вход записи-чтения которого соединен с выходом первого элемента И- 30

НЕ, вход второго элемента НЕ.— с первым информационным выходом коммутатора, группа адресных входов блока оперативной памяти соединена с группой выходов счетчика адреса, разрешающий вход блока при- 35 емников — с выходом второго элемента И, первый вход которого соединен с входом первого элемента НЕ, с вторым информационным выхОдом коммутатора, инверсный выход первого триггера — с вторыми входа- 40 ми первого и второго элементов И, о т л ич а ю щ е е с я тем. что, с целью повышения быстродействия, в устройство введены блок приемников без управления, элемент сравнения; элемент задержки, три элемен- 45 та И,.элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, элемент НЕ, элемент ИЛИ и пять триггеров, причем первый и второй управляющие вхо- ды и группа адресных входов блока приемников без управления образуют входы и 50 группу входов устройства для подключения соответственно к управляющим выходам и группе адресных, выходов второй ЭВМ, группа выходов блока приемников беэ управления соединена с первой группой вхо- 55 дов элемента сравнения, вторая группа входов которого является группой входов устройства для установки адреса устройства, первый выход блока приемников без управления соединен с входом синхронизации первого триггера, информационный вход которого соединен с выходом элемента сравнения, второй выход блока приемников без управления соединен с первым входом второго элемента И-НЕ, второй вход которого соединен с выходом элемента ИЛИ и входом третьего элемента НЕ, выход которого соединен с первым входом третьего элемента И, второй вход которого соединен с третьим входом первого элемента И и с инверсным выходом второго триггера, первый выход коммутатора соединен с входом увеличения счетчика адреса, с первым входом четвертого элемента И, выход которого соединен с входом выборки блока оперативной памяти, третий вход второro элемента И вЂ” НЕ является входом устройства для подключения к стробирующему выходу первой ЭВМ, выход второго элемента И-НЕ соединен с первым входом пятого элемента И, второй вход которого соединен с прямым выходом второго триггера, с первым входом первого элемента

И вЂ” НЕ, с третьим входом второго элемента

И, выход которого соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, второй вход которого соединен с выходом первого элемента И, а выход — с разрешающим входом блока приемопередатчиков, второй вход четвертого элемента И соединен с вторым выходом коммутатора, с входом уменьшения счетчика адреса и с входом установки в "0" второго триггера, выход второго элемента НЕ соединен с входом синхронизации второго триггера и с входом элемента задержки, выход которого соединен с вторым входом первого элемента И-НЕ, выход третьего элемента И соединен с входами синхронизации третьего и четвертого триггеров, информационный вход последнего соединен с прямым выходом первого триггера и с информационным входом пятого триггера, вход синхронизации которого соединен с выходом пятого элемента И и с входом синхронизации шестого триггера, информационный вход которого соединен с инверсным выходом первого триггера и с информационным входом третьего триггера, прямой выход которого является первым выходом устройства для подключения к входу первого запроса прерывания первой ЭВМ, инверсный вход третьего триггера соединен-с входом установки в "0" пятого триггера, инверсный выход которого соединен с входом установки в "G" четвертого триггера, инверсный выход которого соединен с входом установки в "0" шестого триггера, инверсный выход которого соединен с входом установки в

"0" третьего триггера, прямой выход пято11

1751771

12 го триггера -является вторым выходом устройства для подключения к входу второго запроса прерывания первой ЭВМ, нулевые выходы четвертого и шестого триггеров являются соответственно третьим и четвертым выходами устройства для подключения к входу первого и второго запросов прерывания второй ЭВМ, группа входов элемента

ИЛИ соединена с группой выходов счетчика

5 адре са. 1751771

02

Зо

31

28

J6

29

Фб

1!

43

М

3z

37

38

t

t

t

4 tz ta 4 ts 4

ФОе. 2

Составитель А,.Грошев

Техред M. Моргентал

Корректор Л.Филь

Редактор M. Циткина

Заказ 2693 Тираж Подписн ое

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб„4/5

Производственно-издательский комбинат "Патент", г. Ужгород. ул, Гагарина, 101