Устройство для деления

 

Изобретение относится к вычислительной технике и может быть использовано в быстродействующих арифметических устройствах для выполнения операции деления чисел. Целью изобретения является повышение быстродействия устройства. Устройство содержит регистры 1, 2 делимого и делителя, сумматор 3 частного, блок 4 деления усеченных чисел, блок 5 умножения, два вычитателя 6, 7, коммутатор 8 и блок 9 управления. 1 з.п. ф-лы, 4 ил.v

СОЕ03 СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (st)s G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР (,э" .-. ЧМ А

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4890110/24 (22). 10,12.90 (46) 23,08.92. Бюл. № 31 (71) Научно-исследовательский ийститут электронных вычислительных машйн (72) Э.М.Сафонова и А.А.Шостак (56) Авторское свидетельство СССР

¹ 1249551, кл. 6 06 Р 7/52, 1984.

Авторское свидетельство СССР № 1520510, кл. G 06 F 7/52, 1988. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ

„„5Q ÄÄ1756885 А1

2 (57) Изобретение отжЖйтся к вычислитель ной технике и может:быть использовано в быстродействувщих :;арифметических устройствах для выйолнения оверации деления чисел. Целью ."изобретения является повышение быстродействия устройства., Устройство содержйт регистры:,"1; 2 делимого и делителя, сумматор 3 частного,. блок 4 деления усеченных "чисел, бмк 5 умножения, два вычитателя 6„7, коммугатор 8 и блок S управления,. 1 з.п. ф- лы, 4: ил .

i756885

Изобретение относится к вычислительной технике и мох<ет быть применено в быстмого, четвертый выход блока управления соединен с входом разрешения записи региродействуйщих арифметических устройствах стра делителя, пятый выход блока для выполнения операции деления чисел.

Известно устройство для деления, со- 5 управления является выходом признака окончания деления устройства.

Недостаток известного устройства — orдержащее регистр делимого; регистр дели- носительно низкое быстродействие, вытеля, сумматор частного, сумматор принудительного округления делителя, званное. большим числом тактов работы блок деления усеченных чисел, блок умно- устройства. Это обусловлено тем, что в сумжения, два вычитателя, коммутатор и блок 10 маторе частного формируется в каждом такуправления..: . ... " . те работы устройства (k-1) двоичных цифр, Основным недостаткбм этого устройст- так k3K старшая из k двоичных цифр частнова является низкое быстродействие, вы- го, полученных на выходе блока деления званное большой длительностью. такта усеченных чисел в текущем такте, является формирования k цифр частного и остатка, а корректирующей для частного, полученного также большим числом тактов его.ðàáoòû;

Наиболее блйэким по технической сущв сумматоре частного в предыдущих тактах работы устройства. Поэтому число тактов ности к предлагаемому является устройство работы этого устройства определяется по для деления, содержащее регистры делимо- n — I г го и делителя, сумматор частного, блок де- 20 ф Р J k — пения усеченных чисел,:блок умножения, делимого и делителя, 1< — число двоичных два вычитателя, коммутатор и блок управле-: ..— цифр частного, получаемых на выходе блока ния, причем вход данных устройства сойди- деления усеченных чисел, ) х (— ближайнены с:информационным входом ретиСтра . шее число, большее или равное X делителя и с первым информационным вхо- 25 дом коммутатора выход которого соединен

Цель изобретения — повышение быстродействия устройства засчет уменьшения с информационным входом регистра дели-: . . числа тактов его работы, Уменьшение числа мого, вйход регистра делимбго соеданей с . тактов достигается тем, что в некоторых таквходом уменьшаемого: первого вычитателя, . тах работы устройства в сумматоре частного входы вычитаемого и заема которого саеди- 30 формируется k двоичных цифр частного. нены с выходами первой и второй групп- . Поставленная цель достигается тем. что блока умножения cîîòâåòñrâåíío,- первый: в устройстве для деления, содержащем ре информационный вход блока умножения гистры делимого и делителя, сумматор чассоединен с выходом регистра делителя, вы- тного, блок деления усеченных чисел, блок ход старших разрядов регистра делителя 35 умножения, два вычитателя, коммутатор и соединен с-входом делителя. блока деления : блок управления, причем вход данных устусеченных чисел, вхОд делимого которого . ройства соединен с информационным Вхосоединен с первым управляющим входом сеп, вход делимого которого соединен с коммутатора и входомустановки в нуль сум- . выходом старших разрядов регистра делиматора частного, выход. которого является мого; выход блока деления усеченных чисел выходом.частното устройства, второй выход 55 соединен с информационным входом младбпокауправления соединенсвторымуправ- ших разрядов сумматора частного и с втоляющим входом коммутатора и входом раз- рым информационным входом блока решения записи сумматора частного, умножения, выходы разности и заема пертретий выход блока управления соединен с вого вычитателя соединены с входами соотвходом разрешения записи регистра дели- ветственно уменьшаемого и вычитаемого соединен с выходом старших разрядов ре-,дом регистра делителя и с первым гистра делймого, выход блока деления усе- . информационным входом коммутатора, выченных чисел соединен с информацибйным 40 ход которого соединен с информационным входом младших разрядов. сумматора част- входом регистра делимого, выход регистра ного и с втбрим ийформационным входом: делимого соединен с входом уменьшаемого блокаумножения, выходы разности изаема первого вычитателя, входы вычитаемого и первого вычитателя соединены с входами - заема которого соедийены с выходами пер уменьшаемого и вычитаемого второго вычи- 45 вой и второй групп блок умножения соответтателясоответственно, вь1ход которого сое- ственно, первый информациончый вход . динен с вторым информационным входом блока умноженйя соединен с выходом регикоммутатора, вход синхронйзации устрой- стра делителя, выход старших разрядов коства соединен с синхровходамй регистров торого соединен с входом делителя, выход делимого и делителя, сумматора"частного и 50 старших разрядов которого соединен с вхоблока. управления, первый выход .которого . дом делителя блока деления усеченных чи1756885

6 второго вычитателя, выход которого соеди- входом D-триггера:и первым входом первонен с вторым информационным входом ком- го элемента И, второй:вход которого соеди- мутатора, вход синхронизации устройства - йен с выходом.элемента НЕ и первым соединен с синхровхадами регистровдели- входом второго элемента И, вт6рой вход мого и делителя, сумматора частного и.бло- 5 которого соединен с .инверсным выходом ка управления, первый выход которого . элемента ИЛИ, второй:итретий. :входы блока соединен с первым управляющим входом -: соединены е первыми" информационными коммутатора и входом установки в нуль. сум- . входами первбхб и В, 1.Орем Ом инэцион" матора частного, выход которого является:. ных сумматоров "соответственно, въходы выходом частного устройства, второй выход 10 сумм которых соединены с йервым и вторым блока управления соединен с вторым управ- информ4ционнымм входами соответственляющим входом коммутатора, третий выход: но коммутатора, выход которого соединен с блока управления соедийен с входом разре-: информационййм" входом региСтра, выход шения записи регистра делимого; четвер- которого соедийен с первым входом схемы тый выход блока управления соединен. с. 15 сравнения и вторым :информйциднным вховходом разрешения записи регистра дели-.. -дом первого :комбинационного сумматора, теля, пятый выход блока управйения являет-. выход переноса которого Соединен с вто-ся выходом признака окончания делени

ro вычитателя соединен с третьим информа-: 20. блока соединен с ционным.входом- коммутатора, выхОд двух: сравнения, вмход:которой соединен с пя-.. старших разрядов втор динен с первым -входом блока управления;: ходы которого cîáäèíåíû с прямым-и второй и третий входы которого соединены . инверсным выходами D-триггера. с входами первой и второй ства соответственно, четвертый вход блока: устройства для деления на "фиг, 2 —. струкрядности частного устройства, третий:вы - — структурная схема. блока управления ; на ход блока управления соединен с входом-; фиг. 4 — алгоритм работы счетчика и-памяти разрешения записи сумматора часгного, 30 микр6команд из блоке"управления. шестой выход блока управления соединен-.с .. :: Устройство Дйя:де@ения содержит ретретьим управляющим входом коммугзтб-.. гистр 1 делимого „регистр -2 делителя; сум- - . ра, седьмой и восьмой выходы блока управ- . матор 3 частного, блок4 деления усеченных ления соединены с первым и вторым чисел; блок 5"умножения йервый и второй ного соответственно. . .. 8, блок 9 управлейия:,"щод 10 данных уст Цельдостигается тем, что бпокуправйе - ройства, вход 11 синхоонизацйи;. выход 12 ния содержит счетчик, узел памяти микро- .. частногоустройства,"в соды 13-20 с первокоманд, два элемента И, элементы ИЛИ. и. го:llo восьмой блока 9 управленйя соогветНЕ; D-трйггер, схему сравйения påãéñòð, 40 ственно-; входы 21 и 22 первой и второй тор, при этом вход синхронизации блока,.: 23 задания разрядности частного, выход 24 соединен со счетным входом счетчикд и sxo-... разрядов регистра > делймого, .аыхоц дами синхронизации D-триггера и регйстра, старших разрядов регистра 1 делимого, вывход сброса которого соединен с входом 45 ход 26 разрядного регистра 2 делителя, вы.элемента НЕ, с первыми выходами блока и.. ход 27 старших :разрядов :. регистра 2 узла памяти микрокоманд, второй выход к©- . делителя, вйход 28,:бланка 4 деления усеченторого соединен с входом разрешения за- ных чисел, выходй.29:,.ЗО первой и второй писи регистра и третьим выходом блока,.:, групп блока 5 умнв сения Мответсгвенно, второй выход которого соединен с выходом 50 выходы 31, 32 рмности: и заема -rtepsot первого элемента И и первым управляющим. вычитателя 6 соответственно, выход 33 вто-" входом коммутатора, второй управляющий poro вычитателя 7; выход,34 двух старших вход которого соедийен с выходом вторОго разряДов второго еычитзтеля 7, выход 35: элементаИишестымвыходомблока,выход младших разрядов второго вычитателя 7, счетчика соединен с адресным входом узла 55 .выход 36 коммутатора 8, Выход 10 данных памяти микрокоманд, третий выход которо- устройства соедййен с йнформацмоййым го соединен с четвертым выходом блока, входом регистра 2 делителя и с первым ин- первый вход которого соединен с первйм и формационным входом коммутаторз 8, вывторым входами элемента ИЛИ, прямой вы- ход 36: которого. coåäèíåí с ход которого соединен с информационным информационным входом регистра 1 дели1756885 мого, выход 24 регистра 1 делимого соеди- тора 47 и 48, коммутатор 49, регистр 50 и нен с входом уменьшаемого первого вычи- схему 51 сравнения. тателя 6, входы вычитаемого и заема Рассмотрим функциональное назначекоторого соединены с вйходами 29, 30 пер- ние и реализацию основных узлов и блоков вой и второй групп блока 5 умножения соот- 5 предлагаемого устройства для деления. ветственно, первый информационный вход Регистры 1 и 2 делимого и делителя со-. блока умножения соединен с выходом 26 ответственно предназначены для хранения регистра 2 делителя, выход 27 старших раз- двоичных кодов делимого (остатков) и делирядов которого соединен с входом делителя теля. Запись информации в регистры осущеблока 4 деления усеченных чйсел, вход де- 10 ствляется по синхроимпульсу при наличии лимого которого соединен с вйходом 25 разрешающего потенциала на:их входах старших разрядов регистра 1 делимого, вы- разрешения записи, ход 27 блока 4 деленуия усеченных чисел - Регистр делимого (и+1)-разрядный,.из . соединей с информационйым входом млад- которых один разряд расположен слева от .. ших разрядов сумматора 3 частного и с вто- 15 запятой, а остальные — справа от запятой. В рым гинформационным входом блока 5 исходном состоянии в. разрядах.справа от умножения, выходы 31, 32 разности и заема запятой хранится в.n-разрядный двоичный первого вычитателя 6 соединены с входами код делимого без знака, а в процессе делесоответственно уменьшаемого и вычитае- ния в него записываются значенйя очередмого второго:вычьйтателя 7, выход 33 которо- 20 ных остатков; го Соединен с вторым информационным:: Регйстр2делителя ri-разрядный, привходом коммутатора.8; выход34 двух стар- : чем все разряды расположены справа от ших разрядов второго вычитателя 7.соеди-:. запятой. В регистре 2 делителя в исходном нен с первым входом блока 9 управления, : состоянии хранйтися и-разрядный двоичный выход 35 младших разрядов второго вычи- 25 код делителя без знака. тателя.7 соединен с третьим инфорьмнацион- . Сумматор 3 частного предназначен для ным входом коммутатора 8, вход 11 временнного хранения частного. Он также синхронизации устройства соединен с син- . участвует в операции деления в, процессе хровходами регистров 12 делймого и дели- формирования riðààéëüíîãî частного. В теля,,сумматорэ 3 частного и блока 9 30 первом такте деления сумматор 3 частного управления, первый вйход13 которого сое- " обнуляется путем подачи сихроимпульса с дийенг с первым уйрахвляющим входом ком- входа 11 сйнгхронизации устройства íà"его мутатора Й и входом устьаноьвки в нуль ..: Синхровход. и разрешающего потенциала с сумматора3 частного; выход которого явля.- первого выхода 13 блока 9 управления на ется выгходом 12 частного устройства, вто- 35 входустановки в нуль сумматора 3 частного. рой::выход 14 блока 9 управления соединен . Запйсь ийформациуи в сумматор 3 частйого с вторым угправляющим гвходом коммутато- - осуществляется по синхроимпульсу с входа ра 8, третий 15 выход блока 9 управления 11 синхронизации устройства при наличии соединен с входамиразрешениязауписигpe-: разрешающего погтейцыиала на его входе гистра 1 делимого и сумматора 3 частйого, 40 разрешения записи, который подключен к четвертый выход 16 блока 9 управления со- . третьему вйходу 15 блока 9 управления. На едйненс входом разрешения зыайиси2дели- . фиг,2 приведена структурная схема сумма"теля, пятый выход 17 блока 9 управленгия тора 3"частного. Он содер>кит регистр 37, являетсяс выходом признака окойчания де- коммутатор36икомбинационныйсумматор лецнйя ухстнройства:, шестой выход 18 блока 9 45 39. уйравления соедийен с третьим информа- . Bo всех тактах работй устгройства в сум циуоьннйм входом коммутатора 8, седьмой и .: маторе 3 частного накапливается значение восьмой выходы 19, 20 блока 9 управления - частного. Для этого к .значению частного, соединены с первйм и вторым входами ве- - сформированному на предыдущих тактах личьины сдвига сумматора 3 частйого соот- 50 работы устройства.и хранящемуся в регистветственно второй и третий входы блока 9 ре 37, йрибавляется в сумматоре 39 значеуправления соединены с входами 21,22 пер- - ние старшей цифры из k двоичйых цифр вой и второй когнстайт устройства соответ- . частного, сформированных на выходе 28 ственно, четвертый вход блока 9 управления блока 4 деления усечейййху чисел в текущем соедйнен с входом 23 задания разрядности 55 такте. В сложении участвует" содержимое частного устройства, . регистра 37, сдвинутое либо íà.k-1, либо на

Блок9управлгениясодержитсчетчик40, k разрядов в зависимости от управляющих узел 41 памяти и микрокоманд. элементы сигналов на первом и втором. входах величиИЛИ 42 и НЕ 43, два элемента И 44 и 45. ны сдвига сумматора 3 частного, которые

D-триггер 46, два комбинационных Сумма- подключены к седьмому 19 и. восьмому 20

1756885

10 выходам блока 9 управления. Если на седь- матрицы, выполняющей деление (k+2)-размом выходе 19 блока 9 присутствует. сигнал рядных делимого и делителя по методу беэ логической единицы, то с помощью комму-. восстановления остатка, причем увеличетатора 38 осуществляется передача содер- ние значения старших разрядов делителя жимого регистра 37, сдвинутого на (k-1) 5 осуществляется в самом блоке 4 в процессе разрядов в сторону старших разрядов, Если образования в нем k цифр частного. на восьмом вйходе 20 блока 9 присутствует В блоке 5 умножения осуществляется сигнал логической единицы, то с помощью перемножение значения и-разрядного декоммутатора 38 осуществляется передача лителя, хранимого в регистре 2 делителя и . содержимого регистра 37, сдвинутого íà:k 10 поступающего на первый информационный разрядов в сторону старших разрядов; . вход блока 5 умножения с выхода 26 регистПосле завершения деления образован- ра 2 делителя и k-разрядного частного, ное в сумматоре 3 частного частное-посту-. сформированного на вйходе 28 блока 4 депает. на выход 12 частного устройства, ления усеченных чисел и поступающего на

Блок 4 деления усеченных чисел непос- 15 второй информационный вход блока 5 умноредственна участвует в формировании k.. жения. двоичных цифр частйого. В блоке 4 деления На выходах 29 и 30 первой и второй усеченных чисел. производится деление зна- групп блока 5 умножения образуется произчения старших разрядов делимого. посгупа- ведение в двухразрядном коде. Блок 5 умноющих с выхода 25 старших разрядов 20 жения комбинационноготипа и можетбыть регистра 1 делимого, на увеличенное на еди- разработан, йапример, в виде многослойницу младшего разряда значение старших ной структуры без распространения переразрядов делителя, поступающих с выхода, носов внутри слоев, Он также может быть

27 старших разрядов регистра 2 делителя. реализован в виде совокупности иэ n/k kКак и в известном устройстве, увеличение 25 разрядных двоичныхумножителей;, зйаченйя старших разрядов делителя на С помощью первого вычитателя 6 проединицу из младшего разряда осуществля-.:: изводится вычитание из содерх<имого региется в самом:блоке 4 делейия усеченных: стра 1 делимого произведения, чисел На выходе блока 4 формируется k сформированного на выходах 29 и 30 перцифр частного либо точно, либо с недостат- 30 вой и второй групп блока 5 умножения в ком на единицу младшего разряда,; двухрядном коде. Результат этого вычитаПусть делимое X и делитель Y есть, ния является очередным остатком и получанормализованные двоичные дроби, .т.е;: . ется на выходах 31, 32 разности и заема

1/2 X< 1 и 1/2ф Y < 1, Это справедливо ... вычитания 6 в двухрядном коде. Первый вытолько:в первом такте деления; В дальней- 35 читатель 6 комбинационного типа без расшем, когда в роли делимого выступают ripo- . пространенйя заема . может быть межуточные остатки, возможно нарушение реализован на одноразрядных двоичных нормализации делимого как влево; так и .вычитателях, вправо. В общем случае делймое X e пред-. Второй вйчитатель 7 производит вычилагаемом устройстве может изменяться в 40 тание иэ зйачения. разйости-на выходе 31 пределах 0 X (2Y. Можно показать, что первого вычитателя 6 значения заема, обрадля получеййя на выходе 28 блока 4 деления зованног6на вйходе 32 первого вычитателя усеченных чисел k двоичных цифр частйого". . 6. Результат этого вычитания. получается на . с.точностьюдо единицы их младшего разря- выходе 33 второго вычитателя 7 в одноразда достаточно обрабатывать в нем (k+2) 45 рядном коде, Второйвычитатель7комбинастарших разрядов делимого X (один разряд:ционного тира с распространейием заема и — слева от запятой, а остальные — справа от: может быть реализован на одноразрядных запятой) и (k+2) старших разрядов делителя двоичных вычитателях. / ( (все разряды. находятся справа от запя- Вычитатели 6 и 7 могут быть заменены той). При этом значение К-разрядного част- 50 сумматорами, если воспользоваться в устного, получаемого на выходе 28 блока 4 ройстве правйлами обработки чисел в доделения усеченных чисел при делении в нем полнительных кодах. (k+2)-разрядных чисел, может быть либо С помощью коммутатора:8осуществляравно значенйю старших k ðàçðÿäîâ частно- ется передача на информационные входы го, получаемого при делении и-разрядных 55 регистра 1 делимого лйба значения делимочисел; либо меныше его на единицу младше- . го с входа 10 данных устройства когда а

-(k-1) н го разряда с. весом 2, Блок 4 деления первом выходе 13 блока 9 управления фор-. усеченных чисел может быть реализован; мируется сигнал логической единицы. либо например, в виде однотактной делительной результата, образованного на выходе 33 всех разрядов второго вычитателя 7, когда

1756885

12 на втором выходе 14 блока 9 управления На фиг. 4 приняты следуюЩие обозначеприсутствует сигнал логической единицы ния управляющих сигналов. Ч13 управля(сигнал логической единицы на выходе 14 ющий сигнал, под действием которого на устанавливается в случае, когда хотя бы в выход 36 коммутатора 8 передается значеодном из двух разрядов выхода 34 содер- 5 ние делимого с входа 10 данных устройства жится единица), либо результата, образо- и разрешается установкасумматора3частванного на выходе 35 младших разрядов ного в нуль;. 915 — управляющий сигнал, . второго вычитателя 7,.сдвинутого на один разрешающий запись информации в реразряд влево(в сторону старших разрядов, гистр 1 делимого и запись информации в когда на шестом выходе 18 блока 9 управле- 10 сумматоре 3 частного; 916.— управляющий ния формируется сигнал логической единицы (этот сигнал логической единицы: формируется только тогда, когда в обоих разрядах выхода 34 содержатся нули). .Результат, передаваемый с помощью 15 сигнал, разрешающий запись делителя с.. входа 10 данных устройства в регистр 2 делителя.

Под действием управляющих сигналов на первом 13; втором 14 и шестом .1.6 выхо-. коммутатора 8 на информационные входы дах блока 9 управления осуществляется рарегистра 1 делимого, является очередным ботакоммутаторэ8.,Совокупностьэлемента: остатком и записывается в регистр 1. дели- ИЛИ 42, элемента НЕ 43, элементов И 44,45 мого, . = . :: . служит для выработки сигйала Щ 4, V18.

Каждый разряд коммутатора 8 может 20 Сигнал логической единицы на втором выхобыть реализован на одном элементе 2И- де 14 блока 9 управления при управляЮщем

ЗИЛИ. " .. ": сигнале на первом выходе 13 блока.9, рав-.

Блок 9 управления координирует работу ном нулю устанавливается в случае, когда всех узлов и блоков устройства при выпал- хотя бы"в один из двух разрядов выхода 34 нении нэ нем операции деления двух чисел, 25 содержится единица. Сигнал логической .

Блок управления. мажет быть реализован единицы на шестом выходе 18 блока 9 упразличными методами. На фиг. 3 приведена рэвления при управляющем сйгнэле йэ перструктурнэясхемаблока9упрэвления, реа- .: вам выходе 13 блока. 9; равном нулю, лизованного йа счетчике 40, пэмятй 4 I мик- устанавливается талька тогда, когда ц обоих рокоманд, элемента WIN 42, элемента НЕ 30 разрядах выхода 34 содержатся нули.

43, элементах И 44, 45,.D-триггере 46,. ком-: Так как уйравление сдвигам..в, Суммэта. бинационныхсумматорах47;48, коммутато- ре 3 частного осуществляется в:следующем. ра 49, регистра 50 и схеме сравнения 51; такте-работы устройства,"то информация о

Счетчик 40 накапливающего тййа и пред-: величинесдвига запоминается в D-триггере назначен для. естественйой адресации мик- 35 46. Под действием управляющих сигналов рокоманд, Вход 11 синхронизации нэ седьмом 19 и восьмом 20 выходах блока устройства соединен со счетным входом 9 управления осуществляется сдвиг в сум-. счетчйка 40, с синхранизирующйм входом мэтаре 3 частнага, либо. íà (k+1), либо на k

D-триггера 46 и синхровходам регистра 50. разрядов в сторону старших разрядов соотВ самом начале оаботы устройства счетчик 40 ветственно.

40 устанавливается в некоторое исходное Совокупность:двух комбинационных состояние, например, в нуль (на фиг. 3 цепь. сумматоров 47 и 48, коммутатора 49, регистустановкисчетчика40 в исходное состояние ра 50 и схемы 51 сравнения служит для выне. показана).: .: -- работки сигнала аб окончании деления. Для

45 этого в каждом такте собственно деления к

Первый вход блока 9 соединен с выха- содержимому: регистра 50 (в ггервам такте дам 34 двух старших:разрядов второго вы- . собственно деления содержимое регистра, читателя 7. Вторбй вход блока 9 управления 50 равно нулю) йрибавйяется либо:значение.: соединен с входом 21 первой константы ус- k-1, либо k и далее в следующем такте содертройства, значение которой равно k-1, Тре- 50 жимое регисгра 50 сравнивается с помощью тий вход.блока 9 управления соединен с схемы сравнения 51 со значением разрядвходом 22 второй константы устройства, ности частного, поступающим с входа 23 значение которой равна единице. Четвер- задания разрядности частного устройства. тый вход блока 9 соединен с входом 23.за- После того, как содержимое регистра 50стадания рэзрядностйчастногоустройства. На 55 нет большелиба равнозйачениюразряднафиг. 4 представлен алгоритм рабаты счетчи- сти частного срабатывает схема 51. ка 40 и памяти микракаманд 41 при после- сравнения, и на пятом выходе 17. блока 9 довательнам (фиг. 4а) и при параллельном упрэвлейия появляется сигнал логической (фиг. 4б) поступления операндов на вход 10 единицы, сигнапизирующий аб окончании в устройства. устройстве операции деления чисел, 1756885

В качестве памяти 41 микрокоманд мо- записывается зйачение раэности Х-Y Z1, жет быть применена быстродействующая сформированное на вьйсоде ЗЗ etîðîão выпостоянная память емкостью (М +1)х3 бит - читателя 7, которое в слеДующем iàêòå слу г или (М+2)хЗ бит,. где M — максимальное жит очередным остатком; в младшие число тактов собственно деления, в теченйе: 5. разряды сумматора 3 частотного заносится которых в устройстве формируется частное k старших цифр частного; 9- триггер 46 в заданной разрядности, ..... : : 5 блоке 9 управления,:управляющий в следуУстройстводляделения работаетследу-. ющем такте работы устройства сдвигом в ющим.образом. : —, -::: сумматоре 3 частного,"устанавливается в

Пусть на входе 10 данных устройства 10 единичное состоянйе, в результате чего на присутствуют без знаков и-разрядйые дво-; седьмом выходе 19 блока 9 управления форичные коды делителя У и делиМого Х (т;е. : мируется сигнал логичеСкой единицы. Под коды дробных частей делителя и делимбго), действием этого управляющего сигнала в, а счетчик 40 блока 9-управления установлен::: следующем такте работы устройства B сумв начальное нулевое. состояние..:::- -.:. 15 маторе. 3 частйого осуществляется сдвиг на

Тогда йа первом 13; третьем 15 и:четвер-: . (k-1) разрядов в сторону ciipuim-разрядов, том 16 выходах блока 9 управленйя сформи- . : .:-Счетчик 40 блока 9 управления устанавливаруются единичные сигналы (предполагается: . ется в состояние "1", параллельная. загрузка операндов в регист-.. Bo втором случае, когда оба разряда ры 1.и 2),.под действием которых коммута- 20 выхода 34 нулевое, на шестом выходе 18 ,. тор 8 пропускает наинформационные входы " . блока 9 управления формируется сигнал.лорегистра 1 делимого, делимое Х с входа 10:: гической единицы. Под действием этого упданных устройства, регистры:1 и 2 подготов-:. -.:: равляющего сигнала значение разйости X-Yx лены к приему информации, а сумматор 3: «21 со сдвигом на один разряд влево (в сточастного — к обнулению. С прйходом перво-: 25 рону старших разрядов) c,âûõîäà 35 вычита го импульса на вход 11 синхронизации уст-. : ... теля 7 через коммутатор. 8: передается на .; ройства производится запись двоичным . информационный вход регйстра 1 делимокодовделимогоX и делителя Y в регистры1 . ro. Ñ прйходом второго импульсасинхронии 2 соответственно, а также обнуление сум- .:: зации на вход 11 синхронизации устройства матора 3 частного. Счетчик 40 блока 9 управ- ЗО в регистр 1 делимого записывается значеления устанавлйвается в состояйие "1". С ".:. ние разности Х-Y Z1 со. сдвигом на о ин

;, момента окончания действйя. первого им- .- . разряд влево; в младшие разряды суммато- пульса на входе 11 синхронизации устрой-,, pa 3 частного заносятся 4с "старших " ф с ва заканчивается подготовительный этап", :.. частйого.— На восьмом выходе 20 блока 9 и начинается собственно деление.- -;:, " 35 управления формируется сигнал логической

8 первом такте собственно деления по: единицы",под действием которого в следуюзначению старших разрядов делимого X и . щем такте работы устройства в сумма 3 д еля Y на выходе 28 блока 4 деления,: . частного осуществляется сдвиг на k разряусечейных чисел формируются старшие k . : дов в сторону его старших разрядов. Счетдвоичных цифр Z1 частного Z; которые далее 40 чик 40 блока 9 уйравления уСтанавливается поступают на информационные входы::- в состояние "2". младших разрядов сумматора 3 частного и:::.:.. Аналогичным образом устройство раба на второй информационный вход блока 5 таети вдругих ТВКТВх. В каждомтактестаp умножения. На выходах 29,30 блока 5обра-: "." шая цифра из k очередных цифр частного, зуется в двухрядном коде произведение Ъ 45 образованных на выходе28блока4деления, «21. а с помощью. первого и второго вычита--::. усеченных чисел и поступающих на инфортелей 6, 7 формируется разность X-Y 21.. . мационные входы младших разрядов сумЗдесь возможны два,случая: 1. хотя бы в. Матора 3 частного, полусуммируется к одном из двух разрядов выхода 34 содер-"- :.: младшему разряду-содержимого сумматора жится единица; 2. оба разряда выхода 34 50 3 частного, сдвинутому либо íà k-1. либ

k разрядов в сторону старших разрядов, в

В первом случае на:втором выходе 14: зависимости от управляющих сигнало а о 9.управления формируется сигналiio- . первом и втором входах величины сдвига гической единйцы. Под действием этого уп- сумматора 3 частного, которые соединены с равляющего сигнала значение разности Х-Ук 55 седьмым 19 и восьмым 20 выходами блока 9, «Е1 с выхода 33 вычитателя 7 через коммун- . управления соответстве к . инационных р передается. на информационный вход .: . Совокупность двух комб р р делимого. С приходом второго . сумматоров 47, 48, коммутатора 49, регистимпульсасинхронизации на вход 11синхро-, ра 50 и схемы сравнения 51 блока 9 управнизации устройства в регистр 1 делимого ления служит для выработки сигнала

1756885

15 16 окончания деления устройства. После того, равления соединен с выходом признака как содержимое регистра 50 станет больше окончания деления устройства, о т,л и ч а юлибо равно значению разрядности частно- . щ е е с я тем, что, с целью повйшения

ro, поступающему с входа 23 задания раз- быстродействия устройства, выход .младряднасти частйого, срабатывает схема 5 ших разрядов второго вычитателя соединен сравнения 51 и на пятом выходе 17 блока 9.: с третьим информационным:входом коммууправленйя появляется сигнал логической. татора, выход двух старших разрядов:второединицы,сигнализирующий об окончании в.. . ro вычитателя соединен.с .первым входом устройстве:операции деления чисел. ..:: блока ynpавления, второй и третий. входы

После завершения деления образован - 10 которогосоединены с в ное в сумматоре 3 чаСтного частное требуе-. рой: констант: устройства соответственно, мое разрядности поступает на выход 12: . четвертыйвходблокауправления соедийен частного устройства." :::.....: с.входом задания разрядности частного устройства, третий, выход блока управления .

Ф о р м у л а и з о б р е т е: н и. я : 15 соединен с.âõîäîì ðàçðåàåíéÿ запиСи Сумматора частного:, шестой вйход блокауправ 1. Устройство для деления, содержащее - ления соединен с третьим упоавляюшим регистры делимого и делителя, сумматор ча- - входом:коммутатора,. седьмой и восьмой выстного, блок деления усеченных чисел, блок. . .:: ходй блока управления соедийеныс первым ния; причем вход:данных устройства соеди-::;, тора частного. дом коммутатора, выход которого соедийен:. - чик, узел памяти микрокоманд;:два элеменмого, выход которого соединен "с входом : сравнения, регистр;: два комбинационных уменьЩаемого первого вычитателя, входы : сумматоров и коммутатор,.при. этом вход . а выходами первой и второй групп блока ум-,: входом Счетчика и входами"синхронизациии йожения соответственно, первый информа- ЗО О-триггера и регистра, вход сброса которого ционный вход блока умножения соединен с : Соединен:с входом элемента НЕ, с.первыми выходом регистра делителя, выход старших выходами .блока и узла памяти микроко азрядовкоторого соединенсвходомдели-:: : манд, второй"вь ход которого Соединен с теля блока деления усеченных чисел, вход -- входом разрешения. записи: регистра и — делимог старших разрядов регистра" делимого вы- .: рого соединен С" выходом первого:элемента нен с информационййм входом младших . тора, второй управляющий вход которого разряд>в сумматора частного и с вторым eîåäéíåí e выходом"в горого элемента И и читателя . — соединены с входами": . рокоманд; третий выход которого соединен " дом коммутатора, вход синхронизации уст-: го соединен с информационным .входом регистров делимого и делителя сумматора. мента И; -второй вход которого соединен с чэетного и блока управления; первый выход выход которого соединен с первым управляющим 50 рого элемента И, второй вход которого соевходом коммутатора и входом установкй. в динен с инверсным выходом элемента ИЛИ, "О" сумматора. частного,"выход KoTQpoãî eo- . второй и:третйй входы блока -соединены с единой с выходом частного устройСтва, вто- первыми информационными входами перроА выход..блока управления соединен с . ного и второго комбинационйых сумматовторымупрэвляющим входом коммутатора, 55-ров соответственно, выходы сумм которых третий выход блока управления соединен с, соедийены с первым и вторым информацивходом разрешения записи регистра:дели- онными.входами соответственно коммутамого,четвертыйвыходблокауправлениясо- тора, выход которого соединен с единен с входом разрешения записи информационным входом регистра. выход регистра делителя, пятый вйход блока уп- которого. соединен с первым входом схемы

1756885

О

15 б

17 сравнения и вторым информационным входом первого комбинационного сумматора; выход переноса которого соединен с вто- . рым информационным входом второго комбинационного сумматора, четвертый вход 5 блока соединен с вторым входом схемь сравнения, выход которого соединен с пя тым выходом блока, седьмой и восьмой выходы которого соединены с прямым и инверсным выходами 0-триггера.

1756885 .t . °

Составитель Э.Сафонова ехред M..Моргентал корректор E Папп

Редактор О:.Хрипта

3 3088 ..: .Тираж :,:. Подййсное

НТ СССР

ВНИИПИ Государственного комитета по изобретениям и открытйям при Н С

113035,. Москва; Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101