Устройство для деления чисел на константу 2 @ - 1

 

Изобретение относится к вычислительной технике. Устройство позволяет выполнять деление чисел на константу (2М) в последовательном коде с заданной точностью . 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (sl)s G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ. СССР

ОПИСАНИЕ ИЗОБРЕТЕНИЯ,(л)

lC) К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ. (21) 4815984/24 (22) 17.04.90 (46) 15,06.92. Бюл. ¹ 22 (71) Одесский политехнический институт (72) А.В. Дрозд, Е.Л. Полин, Е.В. Беликова и

Ю.В. Дрозд (53) 681,325(088.8) (56) Авторское свидетельство СССР № 710040, кл. G 06 F 7/52, 1975.

Авторское свидетельство СССР

¹ 1490675, кл. G 06 F 7/52, 1987.

Изобретение относится к вычислительной технике и может быть использовано в арифметических блоках ЭВМ, Известно устройство для деления, со-. держащее сумматор, регистр делимого, регистр делите я и матрицу умножения.

Недостатком устройства является его сложность, Наиболее близким к ппедлагаемому является устройство для деления чисел на константу (2-1), содержащее сумматор, регистр делимого, элемент НЕ, группу элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, две группы элементов И, промежуточный регистр и элемент И, причем входы разрядов делимого устройства соединены с информационными входами соответствующих разрядов регистра делимого, выходы старших разрядов сумматора с (г-1)-го по и-й (где n — разрядность делимого) соединены с первыми входами элементов И первой группы соответственно с первого по (п-g-й, а выходы разрядов первого сумматора с (1+1)-го по (n+1)-й соединены с первыми входами элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ группы соответственно с первого по (и — 6-1)-й промежуточного регистра, синхровход которого соединен Ы 1741130 A1 (54) УСТРОЙСТВОДЛЯ ДЕЛЕНИЯ ЧИСЕЛ

НА КОНСТАНТУ (2 -1) (57) Изобретение относится к вычислительной технике. Устройство позволяет выполнять деление чисел на константу (2 -1) в последовательном коде с заданной точностью. 2 ил. с тактовым входом-устройства, а вход сброса — с синхровходом регистра делимого и входом запуска устройства, выходы разрядов регистра делимого и промежуточного регистра соединены с входами соответствующих разрядов первого сумматора, выходы разрядов которого с первого по L -й соединены с первыми входами соответствующих элементов И второй группы и входами элемента И, выход которого подключен к вторым входам первого элемента И первой группы и первого элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, а также к входу элемента

НЕ, выход которого соединен с вторыми входами элементов И второй. группы, выходы которых являются выходами дробной части результата устройства, выход каждого элемента И группы соединен с вторым входом последующего элемента ИСКЛЮЧАЮЩЕЕ ИЛИ группы, выходы элементов

ИСКЛЮЧАЮЩЕЕ ИЛИ являются выходами целой части результата устройства.

Недостатком устройства является его низкое быстродействие, обусловленное большой продолжительностьютакта работы устройства.

1741130

25 формулы (3), 30

Цель изобретения — повышение быстродействия устройства.

Указанная цель достигается тем, что в устройство, содержащее группу сумматоров, группу триггеров, группу регистров, причем информационный вход первого регистра группы является входом делимого устройства, выход 1-го регистра группы (где

i=1,2,...,r, r — точность вычисления результата) соединен с первым входом i-го сумматора группы, выход переноса которого соединен с информационным входом i-го триггера группы, выход которого соединен с вторым входом i-го сумматора группы, вход начальной установки устройства соединен с входами сброса всех триггеров группы, синхровходы которых соединены с тактовым входом устройства, введены связи: тактовый вход устройства соединен с синхровходами всех регистров группы, входы сброса которых соединены с входом начальной установки устройства, выход суммы

j-го сумматора (j=1,.„, r — 1) соединен с информационным входом (j+1)-ro регистра группы и третьим входом (j+1)-го сумматора группы, третий вход первого сумматора группы соединен с входом делимогоустройства, выход суммы r-ro сумматора группы соединен с выходом результата устройства.

На фиг. 1 приведена структурная схема устройства; на фиг, 2 — временные диаграммы.

Устройство содержит регистры 1.1, ..., 1.г, сумматоры 2,1,...,2.г, триггеры 3.1, ..., З.г, вход 4 устройства, вход 5 начальной установки устройства, тактовый вход 6 и выход

7устройства, причем первый входсумматора 2.1 и информационный вход регистра 1.1 объединены, образуя вход 4 устройства, первый вход сумматора 2л объединен с информационным входом регистра 1л и подключен к выходу суммы сумматора 2л — 1, i=2,г, выход регистра 1л соединен с вторым входом сумматора 2,i, выход переноса которого соединен с информационным входом триггера ЗЛ, выход которого соединен с третьим входом сумматора 2л, синхровходы регистра 1л и триггера ЗЛ объединены, образуя тактовый вход устройства, вход сброса регистра 1.i и вход сброса триггера З,i объединены, образуя вход 5 начальной установки устройства, выход суммы сумматора

2,r является выходом 7 устройства.

Искомое частное Х получают из уравнения

А/(2 -1)=Х (1) или

А 2 /X-Х, (2), где А — делимое;

Х вЂ” частное; — конкретное положительное целое число,t>2.

Отсюда следует, что частное Х совпадает с делимым, сдвинутым на )двоичных разрядов в сторону младших разрядов, при этом имеет место погрешность, которая определяется значением Х, Эта погрешность тем меньше, чем больше величина сдвига, т.е. коэффициент при X в формуле (2). Эту величину сдвига можно увеличить, умножая правую и левую части равенства на величину (2+1). Тогда в правой части имеет место выражение (2 -1). Дальнейшее увеличение коэффициента достигается умножением правой и левой части на величину (2 +1), г далее на величину (2 +1), вплоть до умноже41 гг — Ь ния на величину (2 +1), > г i f, г

А(2+1)(2 +1).;.(2 +1)=(2 — 1)Х (3), где r — количество описанных домножений, дающих в правой части выражения величиГ у ну (2 — 1)Х, что определяет (2" -и — 1) точных разрядов результата.

Устройство вычисляет частное от деления величины А на константу (2 — 1) путем

1 определения выражения в правой части

В начальный момент времени на вход начальной установки устройства поступает сигнал НУ, сбрасывающий в нулевое состояние регистры 1.1,...,1.r и триггеры 3.1,...,3 г, Натактовый входустройства поступают синхроимпульсы типа меандр, тактирующие работу устройства. Они подаются на синхровходы регистров 1.1,...,1.r и триггеров 3.1,...,3.r, На вход устройства поступает делимое

А в последовательном коде начиная с младших разрядов. Оно подается на первый вход сумматора 2.1 и информационный вход регистра 1.1. Регистр 1.1 является регистром сдвига с разрядностью Ги задерживает делимое А на 1тактов. С его выхода задержанное делимое А поступает на второй вход сумматора 2.1. Сумматор 2.1 выполняет сложение в последовательном коде делимого А, поданного непосредственно и задер>канного íà тактов с учетом переносов, задерживаемых на один такт для учета в следующем такте на триггере 3.1. При этом на выходе суммы сумматора 2.1 формируется величина А(2+1). Полученная величина поступает е на следующую часть .схемы устройства, составленную, как и предыдущая, из регистра, сумматора и триггера, имеющих номера соответственно 1.2, 2.2, 3.2 и в два раза большую разрядность регистра 1,2, т.е. 2( разрядов.

1741130

55

Таких частей в устройстве r, причем r определяется необходимой точностью вычислений, причем на вход i-й части устройства поступает величина л

Т=А(2+1)(2 +1)...(2 +1) с выхода сумматора 2.i-1 (i — 1)-й части устройства, !-я часть устройства составлена из регистра 1,i, сумматора 2.i и триггера З.i, причем регистр 1.i имеет разрядность в цва раза большую, чем регистр 1 — 1, т.е. 2 f разрядов.

Величина Т поступает на первый вход сумматора 2.! непосредственно и на его второй вход через регистр 1.!, задерживающий на 2 (тактов, При этом сумматор 2.i вычисляет их сумму в последовательном коде с учетом переносов, задерживаемых на один такт на триггере З.i, равную величину

2! — 48

Т(-2 +1). Таким образом последняя r-я часть схемы аналогично формирует на выходе суммы сумматора 2.r величину г

К=(2+1)(2 +1)...(2 +1)А, равную X(2

1), т,е. искомую величину Х, сдвинутую (задержанную) на 2 (разрядов с погрешностью в и младших разрядах, равной Х. Результатом вычислений принимается (2"-1)f+r старших разрядов из общего количества разрядов получаемой суммы на выходе сумматора 2.r (2" — 1)(f+r+n), т.е. и младших разрядов игнорируется.

По сравнению с прототипом предлагаемое устройство обладает более высоким быстродействием. Действительно, в прототипе вычисление результата производится нч n/ òàêòoB, причем продолжительность каждого такта tn определяется задержкой и-разрядного сумматора, которую можно оценить в задержках одноразрядных сумматоров величиной и. Тогда время Т получения результата для прототипа определяется как T„=n/f. rv. =п2/(.

В предлагаемом устройстве вычисляется L=(2" — 1)((+r+n) разрядов, на что тратится

L тактов. Для получения и точных разрядов величина L должна быть равна 2п (т.к. и

5 младших разрядов игнорируется). Таким образом результат в предлагаемом устройстве может быть получен за время T=2n т, где х — продолжительность такта работы устройства, оцениваемого как время задержки

10 одного одноразрядного сумматора, т.е, T=2n. Из этого следует, что Tn/Т=п/2г„ и и ри («и значительно повышается быстродействие.

Формула изобретения

15 Устр йство для деления чисел на константу (2 — 1), содержащее группу сумматоров, группу триггеров, группу регистров, причем информационный вход первого ре20 гистра группы является входом делимого устройства, выход i-ro регистра группы (где

i=1,2„,,r, r — точность вычисления результата) соединен с первым входом l ãо сумматора группы, выход переноса которого

25 соединен с информационным входом !-го триггера группы, выход которого соединен с вторым входом i-го сумматора группы, вход начальной установки устройства соединен с входами сброса всех триггеров

30 группы, синхровходы которых соединены с тактовым входом устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия устройства, тактовый вход устройства соединен с синхровходами всех

35 регистров группы, входы сброса которых соединены с входом начальной установки устройства, выход суммы j-го сумматора ()=1,..., r — 1) соединен с информационным входом (j+1)-го регистра группы и третьим

40 входом (j+1)-го сумматора группы, третий вход первого сумматора группы соединен с входом делимого устройства, выход суммы

r-ro сумматора группы соединен с выходом резул ьтата устройства.

1741130

1741130 л сп

Корректор В.Гирняк

Редактор Л,Пчолинская

Заказ 2086 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101 ! -ъг

> Ъ

Ъ Ф) (Составитель А.Дрозд

Техред М.Моргентал ч ъ

1 с () %