Устройство для деления

 

Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных ЭВМ для построения устройств деления чисел . Целью изобретения является повышение быстродействия устройства. Устройство содержит регистры 1-3 делимого, делителя и частного, блок 4 деления усеченнь х чисел, первый узел 6 коррекции частного, два вычитателя 8, 9, сумматор 10, коммутатор 11, блок 12 управления и второй узел 5 коррекции частного. 3 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 7/52

ГОСУДАРСТВЕННЫЙ КОМИТЕТ

ПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ

ПРИ ГКНТ СССР

ОПИСАНИЕ ИЗОБРЕТЕНИ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4726686/24 (22) 01,08.89 (46) 07.10.92. Бюл, N 37 (72) А,А. Жалковский, В,Н, Заблоцкий, А,А.

Шостак и Л,О. Шпаков (56) Авторское свидетельство СССР

М 732868, кл. G 06 F 7/52, 1977, Авторское свидетельство СССР

N- 1709301, кл. G 06 F 7/52, 1989. (54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ (57) Изобретение относится к вычислитель„„ Ы„„1767497 А1

2 ной технике и может быть использовано в универсальных и специализированных

ЭВМ для построения устройств деления чисел. Целью изобретения является повышение быстродействия устройства. Устройство содержит регистры 1-3 делимого,, елителя и частного, блок 4 деления усеченнь х чисел, первый узел 6 коррекции частного, два вычитателя 8, 9, сумматор 10, коммутатор 11, блок 12 управления и второй узел 5 коррекции частного. 3 ил.

1767497

Изобретение относится к области вычислительной техники и может быть использовано в быстродействующих арифметических устройствах для выполнения операции деления, Келью изобретения является повышение быстродействия устройства.

На фиг. 1 приведена структурная схема устройства; на фиг. 2 — для К = 4 показана реализации блока деления усеченных чисел в виде итеративной сети; на фиг. 3 — функциональная схема первого узла коррекции частного.

Устройство для деления содержит (фиг.

1) регистры 1. 2, 3, соответственно, делимого, делителя и частного, блок 4 деления усеченных чисел, второй и первый узлы 5, 6 коррекции частного, блок 7 умножения, первый, второй вычитатели 8, 9, сумматор 10, коммутатор 11, блок 12 управления, вход 13 данных устройства, вход 14 синхронизации устройства, выходы 15 — 17 с первого по третий блока 12 управления, соответственно, выход 18 знакового разряда второго вычитателя 9, выходы 19 разрядов регистра 1 делимого, выходы 20 старших разрядов регистра 1 делимого, выходы 21 разрядов регистра 2 делителя, выходы 22 старших разрядов регистра 2 делителя, выход 23 старшего разряда блока 4 деления усеченных чисел, выходы 24 младших разрядов блока 4 деления усеченных чисел, выходы

25 второго узла 5 коррекции частного, выходы ?6 первой и 27 второй групп блока 7 умножения, выходы 28 разности и 29 заема первого вычитателя 8, выходы 30 второго вычитателя 9, выходы 31 сумматора 10, выходы 32 коммутатора, выходы 33 первого узла 6 коррекции частного, Блок 4 деления усеченных чисел содержит (фиг, 2) матрицу ячеек 34, вход 35 логического нуля, вход 36 логической единицы.

Ячейка 34 содержит элемент сложения по модулю два и одноразрядный двоичный сумматор.

Второй узел 5 коррекции частного содержит группу из К двухвходовых элемен тов ИЛИ.

Первый узел 6 коррекции частного содержит К-разрядный, двоичный сумматор

37.

Блок 12 управления содержит счетчик и память микрокоманд, Рассмотрим функциональное назначение и реализацию основных узлов и блоков устройства для деления.

Регистры 1, 2 делимого и делителя, соответственно, предназначены для временного хранения двоичных кодов делимого (остатков) и делителя. Регистр 1 делимого

15

40 2) разрядов делителя, поступающих с выхо20

55 (п+1)-разрядный из которых один разряд расположен слева от запятой и и-разрядов— справа от запятой. Регистр 2 делителя содержит п-разрядов, которые все расположены справа от запятой. В начале деления в эти регистры загружаются двоичные коды делимого и делителя (делимое загружается в и младших разрядов регистра 1), которые являются правильными положительными дробями. Регистры могут быть реализованы на основе двухтактных синхронных DVтриггеров. Запись информации в регистры производится по синхроимпульсу при наличии разрешающего потенциала на их V-входах. V-входы всех триггеров регистра 1 делимого объединены и подключены к выходу 16, в V-входы всех триггеров регистра 2 делителя — к выходу 17 блока 12 управления.

Регистр 3 частного предназначен для хранения частного и реализован в виде регистра с возможностью однотактного сдвига на К-разрядов в сторону старших разрядов. Входы К его младших разрядов соединены с выходами 33 первого узла 6 коррекции частного, Он может быть построен на основе двухтактных синхронных Dтриггеров, причем, выход i-ro триггера (i =1, 2, 3, „., (f - К), где (— разрядность частного (соединен с информационным входом (i +

К)-го триггера. Запись информации в регистр 3 производится по синхроимпульсу, поступающему с входа 14 синхронизации устройства.

Блок 4 деления усеченных чисел предназначен для получения (К + 1)-разрядного частного от деления старших (К + 2) разрядов делимого, поступающих с выходов 20 регистра 1 и дополненных К единицами со стороны младших разрядов, и старших (К+ дов 22 регистра делителя. Блок 4 может быть построен самыми различными спосо- бами. При больших значениях К более предпочтительным является построение блока 4 в виде быстродействующего однотактного матричного делителя, использующего алгоритмы с восстановлением или без восстановления остатков и все известные средства ускоренной реализации этих алгоритмов, На фиг, 2 для К = 4 изображен конкретный вариант реализации блока 4 в виде однотактного матричного делителя, представленного итеративной сетью.

На первый ряд ячеек 34 поступают по (К

+ 2) старших разрядов делимого и делителя с выходов 20, 22. На входе разрядов делимого самых мЛадших ячеек 34 (см. фиг, 2, 3) с второго по пятый ряд матрицы поступает значение логической единицы с входа 36.

Этим самым значение (К+2) старших разря1767497 дов делимого со с гороны младших разрядов расширяется едччицами до (2К+ 2)-разрядного значения, Получаемое на выходах блока 4 частное отделения (К+ 2) старших разрядов делимо- 5

ro, расширенных со стороны младших разрядов единицами до (2К+ 2) разрядов, на (K4

+ 2) старших разрядов делителя, либо равно истинному К-разрядному частному, либо больше его на единицу младшего разряда. 10

В последнем случае возможно появление (К

+ 1)-ro разряда в частном, что учитывается в конструкции блока 4, состоящем иэ (К + 1) рядов ячеек 34.

При малых значениях К блок 4 деления 15 усеченных чисел может быть разработан по соответствующей таблице истинности либо в виде быстродействующего шифратора, либо в виде быстрой поисковой таблицы, реализованной на ПЗУ, причем, в этом случае, 20 целесообразна совместная реализация блока 4 и второго узла 5 коррекции частного.

Второй узел 5 коррекции частного предназначен для предварительной коррекции значения цифр частного, формируемого на 25 выходах 23, 24 блока 4 деления, Первый узел 6 коррекции частного предназначен для окончательной коррекции частного. сформированного в текущем такте, Значение К-разрядного частного, по- .30 ступающего с выходов 25 на информационные входы узла 6, в некоторых случаях может быть больше истинного значения Кразрядного частного на единицу младшего разряда и, тогда в узле 6 осуществляется 35 вычитание из К-разрядного частного значение единицы его младшего разряда. Управление работой первого узла 6 коррекции осуществляется по значению сигнала с выхода 18 знакового разряда второго вычита- 40 теля 9. Так, при наличии на выходе 18 сигнала логической единицы в узле 6 осуществляется вычитание из К-разрядного частного единицы его младшего разряда, если же на выходе 18 присутствует сигнал логи- 45 ческого нуля, то информация через узел 6 передается транзитом, Узел 6 может быть построен на основе сумматора (фиг. 3), к входам перовой группы которого подсоединены разряды К-разрядного частного, а к 50 входам второй группы — выход 18 знакового разряда второго вычитателя 9, С помощью первого 8 и второго 9 вычитателей, а также сумматора 10 в устройстве формируются два возможных значения ос- 55 татка, одно из которых записывается в качестве нового остатка через коммутатор 11 в регистр 1 делимого в зависимости от значения К-разрядного частного на выходах 25 узла 5. Если данное К-разрядное частное равно истинному К-разрядному частному, то в регистр 1 делимого в качестве нового остатка заносится значение остатка с выходов

30 второго вычитателя 9, если данное К-разрядное частное больше, чем истинное К-разрядное частное на одну единицу его младшего разряда, то новый остаток формируется на выходах 31 сумматора 10, Первый вычитатель 8 комбинационного типа и выполнен по принципу вычитателя без распространения заема. В вычитателе 8 осуществляется выЧитание иэ содержимого регистра 1 делимого произведения, сформированного в двухрядном коде на выходах

26 и 27 блока 7 умножения. Результат вычитания образуется на выходах 28 и 29, соответственно, разности и заема вычитателя 8 в двухрядном коде, Второй вычитатель 9 предназначен для вычитания из значения разности, сформированной на выходах 28, значения заема, образованного на выходах 29 второго вычитателя 9. Второй вычитатель 9 комбинационного типа с ускоренным распространением заема, Он может быть заменен быстродействующим сумматором, если информацию„поступающую íà его вход вычитаемого, проинвертировать, а на вход переноса сумматора подать сигнал логической единицы.

Сумматор 10 предназначен для коррекции некоторого промежуточного значения остатка, образуемого на выходах 30 второго вычитателя 2, если на выходах 25 узла 5 получилось К-разрядное частное, большее истинного на единицу младшего разряда.

С помощью коммутатора 11 осуществляется передача на информационные входы регистра 1 информации с трех направлений в зависимости от управляющего кода. Если управляющий код равен "10" или "11" (первая и вторая цифры обозначают значения сигналов соответственно, на управляющих входах 15 и 18 коммутатора), то информация через коммутатор 11 передается с входа 13 данных устройства, Если же управляющий код равен "00", то информация передается через коммутатор с выходов 30 второго вычитателя 9, а если "01" — то с выходов 31 сумматора 10. Коммутатор 11 может быть реализован на мультиплексорах.

Блок 12 управления координирует работу узлов и блоков устройства при выполнении в нем операции деления двух чисел.

Устройство работает следующим образом.

В исходном состоянии счетчик >лока 12 обнулен, а на входе 13 данных устройства присутствуют значения делимого и делителя (в устройстве предусмотрена возмож1767497

55 ность приема исходных операндов последовательно — сначала, например, делимого, а потом — делителя), При нулевом значении счетчика из памяти микрокоманд блока 12 считывается первая микрокоманда, обеспечивающая единицы на выходах 15, 16, 17 блока. По первому синхроимпульсу через коммутатор

11 в регисто 1 заносится значение делимого, в регистр 2 заносится значение делителя, в счетчик блока 12 устанавливается "1". Далее, в первом цикле деления определяется (К+ 1)-разрядное частное, формируемое на выходах 23 и 24 блока 4 деления усеченных чисел, на входы которого поступают старшие (К + 2)-разряда делимого (один разряд слева от запятой, остальные — справа от запятой), причем, старшие разряды делимого со стороны младших разрядов дополнены К единицами, Если истинное значение (К

+ 1)-разрядного частного равно 011...1, то на выходах 23 и 24 блока 4 деления усеченных чисел данное значение может стать равным

100„,0. Единица на выходе 23 вызовет коррекцию этого значения в узле 5 до значения

11...1. Во всех детальных случаях К-разрядное частное с выходов 24 транзитом передается на выходы 25 узла 5, B блоке 7 значение

К-разрядного частного умножается на значение делителя и полученное в двухрядном коде произведение вычитателя из значения делимого на первом вычитателе 8. На втором вычитателе 9 двухрядный код полученного на выходах 28, 29 результата приводится к однорядному. Если получился отрицательный промежуточный результат, т. е. на выходе 18 знакового разряда второго вычитателя 9 присутствует логическая единица, то в узле 6 коррекции из значения

К-разрядного частного вычитается единица его младшего разряда, а коммутатор 11 настраивается на прием информации с выходов 31 сумматора 10, В сумматоре 10 к промежуточному резуЛьтату прибавляется значение сдвинутого на (К-1) разряд вправо делителя и образуется новый остаток, который с выходов 31 сумматора 10 со сдвигом на К оазрядов влево записывается в регистр

1 делимого. Если во втором вычитателе 9 формируется положительный результат, то он записывается со сдвигом на К разрядов влево в регистр 1 делимого в качестве нового остатка, т, к, коммутатор по значению логической единицы на выходе 18 настраивается на передачу информации с выходов

30 первого вычитателя 9. При этом, К-разрядное частное передается транзитом через узел 6 коррекции. По первому синхроимпульсу на выходах 15 — 17 блока 12 управления устанавливается код "010", разрешающий запись в регистр 1 дел. мого. В конце первого цикла деления по второму синхроимпульсу в регистр 1 записывается новый остаток, в регистр 3 записываются первые К разрядов частного, а счетчик блока

12 устанавливается в состояние "2".

Во втором и последующих циклах деления устройство работает аналогично, как и в первом цикле (на выходах памяти микрокоманд формируется тот же код "010"). Число тактов P равно — „+ 1, где L — разрядность

1. частного, а К вЂ” количество разрядов частного, получаемых в одном цикле деления. После выполнения P тактов в регистре 3 частного будет содержаться l-разрядное частное.

Формула изобретения

Устройство для деления, содержащее регистры делимого, делителя и частного, блок деления усеченных чисел, два узла коррекции, блок умножения, два вычитателя, сумматор, коммутатор и блок управления, причем вход данных устройства соединен с информационными входами первой группы коммутатора и с информационными входами регистра делителя, выходы которого соединены с входами первой группы сумматора и первой группы блока умножения, входы второй группы которого соединены с информационными входами первого и выходами второго узлов коррекции частного, выходы коммутатора соединены с информационными входами регистра делимого, выходы которого соединены с входамиуменьшаемого первого вычитателя, входы вычитаемого и заема которого соединены с выходами первой и второй групп соответственно блока умножения, выходы старших разрядов регистра делимого соединены с входами делимого блока деления усеченных чисел, входы делителя которого соединены с выходами старших разрядов регистров делителя, выходы старшего и младших разрядов блока деления усеченных чисел соединены с управляющими и информационными входами второго узла коррекции частного соответственно, управляющий вход первого узла коррекции частного соединен с выходом знакового разряда второго вычитателя, входы уменьшаемого и вычитаемого которого соединены с выходами разности и заема первого вычитателя, выходы второго вычитателя соединены с входами вторых групп коммутатора и сумматора, выходы первого узла коррекции частного соединены с информационными входами регистра частного, синхровход которого соединен с входом синхронизации устройства и с синх1767497

10 ровходами регистров делимого и делителя и блока управле .,я, первый, второй и третий выходы которого соединены с первым управляющим входом коммутатора, входами разрешения записи регистров делимого и делителя соответственно, выходы сумматора соединены с входами третьей группы коммутатора, отл ича ю щееся тем, что, с целью повышения быстродействия устройства, второй управляющий вход комму5 татора соединен с выходом знакового разряда второго вычитателя.