Устройство для моделирования вычислительной системы

 

Изобретение относится к вычислительной технике и может быть использовано при разработке и моделировании вычислительных систем. Цель изобретения - расширение функциональных возможностей устройства за счет моделировании требуемой очередности обработки поступающих сообщений. Устройство содержит счетчик 1 заданий на обработку, счетчик 2 приоритетных заданий на обработку, генератор 3 импульсов , генератор 4 случайного потока импульсов , датчик 5 случайных чисел, первый коммутатор 6, первый триггер 7, второй 8 и первый 9 элементы ИЛИ, первый регистр 10 памяти, четвертый регистр 11 памяти, третий регистр 12 памяти, третий 13 и второй 14 коммутаторы, дешифратор 15, второй регистр 16 памяти, первый элемент 17 запрета , счетчик 18 импульсов, блок 19 сравнения, счетчик 20 сложных заданий на обработку, счетчик 21 простых заданий на обработку, четвертый коммутатор 22, пятый регистр 23 памяти, четвертый 24 и третий 25 элементы ИЛИ, первый 26 и второй 27 элементы И, второй триггер 28, второй элемент 29 запрета, регистры 30 памяти группы, fmq- ки 31 сравнения группы, счетчик 32 .снятых с обработки заданий. 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 G 06 F 15/20

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4871420/24 (22) 03,10.90 (46) 07.01,93, Бюл, N 1 (72) О.А.Алексеев, А.С,Бурый и А,Ю,Кочурин (56) Авторское свидетельство СССР

N. 1365093, кл. G 06 F 15/20, 1986.

Авторское свидетельство СССР

М 1488828, кл. G 06 F 15/20, 1987 (54) УСТРОЙСТВО ДЛЯ МОДЕЛИРОВАНИЯ

ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ (57) Изобретение относится к вычислительной технике и может быть использовано при разработке и моделировании вычислительных систем. Цель изобретения — расширение функциональных возможностей устройства за слет моделировании требуемой очередности обработки поступающих сообщений. Устройство содержит счетчик 1 заданий на обработку, счетчик 2 приоритет„„5U„„1786492 А1 ных заданий на обработку, генератор 3 импульсов, генератор 4 случайного потока импульсов, датчик 5 случайных чисел, первый коммутатор 6, первый триггер 7, второй 8 и первый 9 элементы ИЛИ, первый регистр 10 памяти, четвертый регистр 11 памяти, третий регистр 12 памяти, третий 13 и второй

14 коммутаторы, дешифратор 15, второй регистр 16 памяти, первый элемент 17 запрета, счетчик 18 импульсов, блок 19 сравнения, счетчик 20 сложных заданий на обработку, счетчик 21 простых задайий на обработку, четвертый коммутатор 22, пятый регистр 23 памяти, четвертый 24 и третий 25 элементы ИЛИ, первый 26 и второй 27 элементы И, второй триггер 28, второй элемент

29 запрета, регистры 30 памяти группы, блоки 1 сравнения группы, счетчик 32 снятых с обработки заданий. 1 ил.

1786492

30

35 предварительно операцию компановки программы, нельзя приступать сразу к запуску

40 довых комбинаций, последовательность поступления которых может быть представ лена в виде информационного потока (по50

Изобретение относится к цифровой вычислительной технике и может быть использовано при разработке и моделировании . вычислительных систем.

Известно устройство для моделирова- 5 ния вычислительной системы, содержащее датчик случайных чисел, генератор случайного потока импульсов, два коммутатора, геиесвтор" имйупьссв, счетчик импульсов, блок сравнения, два регистра памяти, первый элемент ИЛИ, выход датчика случайнйхч чисел соединены соответственно с информационными входами первого коммутатора, управляющий вход которого подключен к выходу генератора случайного потока импульсов, а выходы первого коммутатора подключены соответственно к информационным входам первичого регйстра памяти, разрядные выходы второго регистра памятй подключены соответственно к информационным входам первой груйпы блока сравнения.

Данное устройство позволяет моделй- ровать алгоритм обработки поступающих сообщений {заданий на обработку), однако оно имеет низкйе функциональные возмож ноСти;т.к. не учитывает, например, приоритета поступающего сообщения, частоты in очередности их поступления, Наиболее близким t1o технической сущности и достигаемому эффекту является устройство для моделирования вычислительной системы, содержащее датчик случайных чисел, генератор случайного патока импульсов (ГСПИ), три коммутатора, генератор импул ьсов (ГИ), счетчик импульсов, блок сравнения, четыре регистра памяти (РП), два . элемента ИЛИ, дешифратор, триггер, эле- . мент запрета, выходы датчика случайнь1х чисел соединены соответственно с инфор: мационнымй входами первого коммутатора, управляющий вход которого подключен к выходу ГСПИ, а выхбды первого коммутатора подключены соответственно к информационным входам первого РП, разрядные 4 выходы второго РП птодключены соответст-венно к информационным входам первой группы блока сравнения, управляющий вы- . ход первого РП соединен со счетнь1м входом счетчика импульсов, установочный вход которого подключен к выходу первого элемента ИЛИ, а разрядные выходы счетчика импульисов"соединены соответственно с информационными входами второй группы блока сравнения, вход разрешения сравне- 5 ния которого подключен к выходу генератора импульсов и первому входу первого элемента ИЛИ, второй вход которого является установочным входом устройства, выходы "Больше" и "Меньше" блока сравнения соединены соответственно с единичным и нулевым входом триггера, инверсный выход триггера подключен к информационному входу элемента запрета, выход которого соединен с управляющим входом второго коммутатора, а прямой выход триггера подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом дешифратора, а выход второго элемента ИЛИ подключен к управляющему входу элемента запрета и управляющему входу третьего коммутатора, информационные входы которого и информационные входы второго коммутатора объединены и подключены соответственно к первой группе разрядных выходов первого регистра памяти, вторая группа разрядных выходов которого подключена сооТВВТсТвенно к входам дешифратора, а выходы второго и третьего коммутаторов подключены к информационным входам соответственно третьего и четвертого регистров памяти, выходы которого являются соответственно первым и вторым информационными выходами устройства.

Недостатком данного устройства является то, что не учитывается очередность поступающих сообщений на .обработку.

Существует ряд вычислительных систем, настроенных на строгую последовательность поступающих на решение задач. Например, если для решения задачи необходимо обращение к подпрограмме из библиотеки научнйх подпрограмм, то, не выполнив задачи на решение. Для моделирования рассматриваемых процессов запрос или отдельная задача представляются в виде коследовательности импульсов), Цель изобретения — расширение функциональных возможностей устройства за счет моделирования требуемой очередности обработки Поступающих сообщений.

Указанная цель достигается тем, что в устройство для моделирования вычислительной сйстемы, содержащее счетчик заданий на обработку, счетчик приоритетных заданий на обработку, генератор импульcos, генератор случайного потока импульсов, датчик случайных чисел, первый триггер, два.элемента ИЛИ, четыре регистра памяти, три коммутатора, дешифратор, первый элемент запрета, счетчик импульсов, блок сравнения, счетчик сложных заданий на обработку, счетчик простых заданий на обработку, выходы датчика случайных чисел

1786492 соединены соответственно с информационными входами первого коммутатора, управляющий вход которого подключен к выходу генератора случайного потока импульсов, а выходы первого коммутатора подключены соответственно к информационным входам первого регистра памяти, выход которого соединен со счетными входами счетчика заданий на обработку и счетчика импульсов, установочный вход которого подключен к выходу первого элемента ИЛИ. разрядные выходы счетчика импульсов соединены соответственно с информационными входами первой группы блока сравнения, информационные входы второй группы которого подключены к разрядным выходам второго регистра памяти. а вход разрешения сравнения — к выходу генератора импульсов и первому входу первого элемента ИЛИ, второй вход которого является установочным вхбдом устройства и подключен также к установочным входам счетчика заданий на обработку, счетчика приоритетных заданий на обработку, счетчика сложных заданий на обработку, счетчика простых заданий на обработку, выходы "Больше" и "Меньше" блока сравнения соединены соответственно с единичным и нулевым входами первого триггера, выход первого элемента запрета соединен с управляющим входом второго коммутатора, прямой выход первого триггера подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом дешифратора и счетным входом счетчика приоритетных заданий на обработку, информационные входы третьего и второго коммутаторов обьединены и подключены соответственно к первой группе разрядных выходов первого регистра памяти, вторая группа разрядных выходов которого соединена соответственно с входами дешифратора, выходы второго и третьего

- коммутаторов подключены к информационным входам соответственно третьего и четвертого регистров памяти, выходы которых подключены к счетным входам соответственно счетчика простых заданий на обработку и счетчика сложных заданий на обработку, введены четвертый коммутатор, счетчик снятых с обработки заданий, пятый регистр памяти, третий и четвертый элементы ИЛИ, первый, второй элементы И, второй триггер, второй элемент запрета, группа регистров памяти и группа блоков сравнения, причем тактирующий вход первого регистра памяти соединен с выходом генератора случайного потока импульсов, а третья группа разрядных выходов — с информационными входами четвертого коммутатора и с информационными входами первой группы бло5 и второй выходы блоков сравнения группы с нулевым и единичным входами второго триггера, прямой выход которогО подклюподключены соответственно к входам первого элемента И и третьего элемента ИЛИ, 10 выходы которых соединены соответственно

30

50

55 что вновь введенные элементы широко из15

20 ков сравнения группы, разрядные выходы регистров памяти группы подключены coQT ветственно к информационным входам второй группы блоков сравнения группы, входы разрешения сравнения которых соединены с выходом первого регистра памяти, первый чен через управляющий вход, выход второго элемента запрета к информационному входу первого элемента запрета, выход которого соединен с тактирующим входом третьего регистра памяти, а через четвертый элемент ИЛИ вЂ” с управляющим входом четвертого коммутатора и тактирующим входом пятого регистра памяти, информационные входы которого подключены к выходам четвертого коммутатора, выходы пятого регистра памяти подключены к информационным входам третьей группы блоков сравнения группы, выход третьего элемента ИЛИ также соединен со счетным входом счетчика снятых с обработки заданий, установочный вход которого подключен к установочному входу устройства. информационный вход второго элемента запрета соединен с инверсным выходом первого триггера, инверсный выход второго триггера подключен к первому входу второго элемента И, выход второго элемента ИЛИ подключен к второму входу второго элемента И, выход которого соединен с управляющим входом первого элемента запрета, .с вторым входом четвертого элемента ИЛИ, с управляющим входом третьего коммутатора и тактирующим входом четвертого регистра памяти, Такая совокупность признаков предлагаемого устройства по сравнению с прототипом показывает, что оно отличается наличием новь|х элементов: коммутатора, регистра памяти, двух элементов ИЛИ, двух элементов И, триггера, элемента запрета, группы регистров памяти и группы блоков сравнения и их связями с остальными элементами схемы.

Таким образом, заявляемое устройство соответствует критерию "Новизна".

Сравнение заявляемого решения с другими техническими решениями показывает, вестны.

Однако при их введении в указанной связи с остальными элементами схемы в заявляемое устройство для моделирования вычислительной системы указанные блоки

1786492 проявляют новые свойства, что приводит к расширению функциональных возможностей устройства. Это позволяет сделать вывод о соответствии технического решения критерию "Существенные отличия", На чертеже представлена структурная схема устройства для глоделировэния вычислительной системы

Устройство содер>кит счетчик 1 заданий на обработку, счетчик 2 приоритетных заданий на обработку, генератор 3 импульсов, генератор 4 случайного потока импульсов, датчик 5 случайных чисел, первый коммутатор 6, первый триггер 7, второй 8 и первый

9 элементы ИЛИ, первый регистр 10 памяти, четвертый регистр 11 памяти, третий регистр 12 памяти, третий 13 и второй 14 кoMмутаторы, дешифраторы 15, второй регистр

16 памяти, первый элемент 17 запрета, счетчик 18 импульсов, блок 19 сравнения, счетчик 20 сложных заданий на обработку, счетчик 21 простых заданий на обработку, четвертый коммутатор 22. пятый регистр 23 памяти, четвертый 24 и третий 25 элементы

ИЛИ, первый 26 и второй 27 элементы И, второй триггер 28, второй элемент 29 запрета, группу регистров 30 памяти, группу блоков 31 сравнения, счетчик 32 снятых с обработки заданий, Регистры 10-12, 23 выполнены на тактирующих триггерах, причем управляющий выход образован за счет объединения всех информационных выходов каждого из регистров, например, в дополнительном элементе ИЛИ.

Информация в регистры 16 и 30 заносится перед началом работы и в ходе цикла работы не изменяется. Начальная установка регистра 23 также производится перед запуском устройства.

Выходы датчика 5 соединены через коммутатор 6 с информационными входами регистра 10, тактирующий вход которого

; подключен к управляющему входу коммутатора 6 и выходу генератора 4, а управляющий вход - . к счетному входу счетчика 18 и

1, входам разрешения сравнения блоков 31.

Установочный вход устройства соединен с входэмй установки счетчиков 1, 2, 20, 21 и

32, а через элемент ИЛИ 9 — к установочному входу счетчика 18, выходы которого через блок 19, триггер 7, элементы ИЛИ 8, И 27, ИЛИ 24 соединены с управляющим входом коммутатора 22 и тактирующим входом регистра 23, выходы которого подключены к информационнь1м входам третьей группы блоков 31, оставшиеся входы первой группы которых соединены с третьей группой выходов регистра 120 и информационными входами коммутатора 22. Выход генератора 3

10 рого подключен к управляющему входу эле15 мента 17 запрета, управляющему входу

35

45 алгоритмам различной сложности в зависи50 мости or частбты поступления заявок, этап лительной системы работает следующим

55 образом.

25 соединен с соответствующим входом элемента ИЛИ 9 и входом разрешения сравнения блока 19, вторая группа входов которого подключена к выходам регистра 16, а выход

"меньше" — к нулевому входу триггера 7, инверсный выход которого через элементы

29, 17 соединен с управляющим входом коммутатора 14, тактирующим входом регистра

12, соответствующим входом элемента ИЛИ

24, Вторая группа выходов регистра 10 через дешифратор 15 соединена с счетным входом счетчика 2, а через элемент ИЛИ 8— с вторым входом элемента И 27, выход котокоммутатора 13, тактирующему входу регистра 11, управля1ощий выход которого соединен с счетным входом счетчика 20. Первая группа выходов регистра 10 через коглглутэтор 13 подключена к информационным входам регистра 11, э через коммутатор 14 — к информационным входам регистра 12, выход которого подключен к счетноглу входу счетчика 21. Вторые группы входов блоков

31 соединены с выходами соответствующих регистров 30, э первые выходы через элемент И 26, вход "0", инверсный выход триггера 28 — с первыгл входом элемента И 27.

Вторые выходы блоков 31 через элемент

ИЛИ 25 подключены к входу "1" триггера 28, к счетно;лу входу счетчика 32. Прямой выход триггера 28 подклгочен к управляющему входу элемента 29 запрета.

В устройстве моделируется работа вычислительной системы, когда имеется возмо>кность вести обработку поступающей информации по алгоритмам различной сложнбсти и с учетом приоритета входной информации, Перед каждым запуском устройства в него вводится информация о требуемой последовательности решения поступающих задач, Если задание на обработку приходит te в своей очередности, то онб снимается, а система "ждет" требуемое очередное задание на обработку.

Устройство моделирует поступление за явки в сйстеглу, этап определения приоритета заявки, этап обслу>кивания заявки по аЧалиэа очередности поступившей заявки (задачи) на обслу>кивание.

Устройство для моделирования вычисПеред началом работы устройства в регистр 16 записывается код пороговой частоты поступления заданий на обработку; в группу регистров 30 памяти записываются коды "запрещенных" комбинаций. Затемче1786492

45

55 рез установочный вход устройства на установочные входы счетчиков 1, 2, 18, 20 и 21 импульсов поступает управляющий сигнал, обнуляющий эти счетчики, в регистр 23 записывается код начальной комбинации.

Датчик 5 случайных чисел генерирует и-разрядные случайные коды, которые поступают на информационный вход коммута тора 6, Генератор 4 случайного потока импульсов в случайные моменты времени генерирует управляющие импульсы, поступающие на управляющий вход коммутатора

6 и разрешающие прохождение случайных кодов через коммутатор 6, Таким образом, на выходе коммутатора 6 в случайные моменты времени появляются случайные коды, чем моделируется информационный поток, поступающий в вычислительную систему.

С выхода генератора 4 сигнал также поступает на тактирующий вход регистра 10, обеспечивая запись в него информации с коммутатора б, Генератор 3 формирует мерный интервал, на котором определяется количество поступивших в вычислительную систему заданий.

В момент поступления кода во входной регистр 10 на выходе регистра 10 появляется управляющий сигнал, поступающий на счетные входы счетчиков 1 и 18, На выходе регистра 10 сигнал появляется всегда, когда в нем записано число больше единицьг.

С первого информационного выхода регистра 10 случаиный код поступает на информационные входы коммутаторов 13 и 14.

Со второго информационного выхода регистра 10 m-разрядный код (m. < n) индекса приоритета поступает на вход дешифратора

15. Если поступившее сообщение имеет наивысший приоритет, то на выходе дешифраторэ 15 появляется управляющий сигнал, поступающий на счетный вход счетчика 2 . импульсов и через элемент ИЛИ 8 на второй вход элемента И 27, Счетчик 18 импульсов подсчитывает количество сообщений (заданий на обработку) на интервале времени, равном периоду следования импульсов генератора 3. С выхода счетчика 18 импульсов подсчитанный код поступает на первый вход блока 19 сравнения, на второй вход которого поступает код пороговой астоты с выхода регистра 16.

Если подсчитанный код меньше кода пороговой частоты. то управляющий сигнал с первого выхода блока 19 сравнения устанавливает триггер 7 в состояние, при котором сигнал с прямого выхода триггера 7 поступает на элемент ИЛИ 8 и далее на второй вход элемента И 27

С третьего информационного выхода регистра 10 S -разрядный код признака но- мера сообщения поступает на информационный вход коммутатора 22 и на первые половины первых групп информационных. входов блоков 31. на вторые половины входов которых поступает S-разрядный код с. выхода регистра 23. Таким образом, на первой группе информационных входов каждого из блоков 31 группы формируется

2S-разрядная кодовая комбинация. На вторую группу информационных входов блоков

31 поступают 2S-разрядные запрещенные комбинации с соответствующих регистров 30.

Запрещенные комбинации характеризуют порядок поступления заданий на обра- ботку, т.е. если определено, что должны обрабатываться 1, 2, 3,... задания, то запре- щенными являются переходы 1 — 3, 1 — 4, 2 — 4, 2 — 5 и т.д. Если запрещенные комбинации не совпадут ни в одном из блоков 31, то управляющие сигналы с первых выходов блоков

31 поступают на элемент И 26, с выхода которого импульс устанавливает триггер 28 в состояние, при котором управляющий сигнал проходит через элементы ИЛИ 8, И 27 в случаях, когда имеется напряжение либо на прямом выходе триггера 7, либо на выходе дешифратора 15. После этого элемент 17

"запирается", а коммутатор 13 открывается, чем обеспечивается обработка по сложному алгоритму. Одновременно через элемент

ИЛИ 24 разрешается S-разрядному коду признака номера поступившего сообщения запись в регистр 23.

Если в каком-либо из блоков 31 произойдет совпадение запрещенных комбинаций, то сигнал. с второго выхода "Да" этого блока 31 через элемен ИЛИ 25 установит триггер 28 в состояние, запрещающее прохождение сигнала через элемент 29, а также поступит на счетный вход счетчика 32, где подсчитывается число поступлений заданAv. произвольной очередности. В этом случае обработки сообщения не будет, коммутаторы 13 и 14 закрытьь на выходе элемента

ИЛИ 24 сигналов! е появится, и коммутатор

22 не разрешит запись в регистр 23 признак номера сообщения, котороглу отказано в обработке. TBKHt1 o6p ot t, opt13tt K Hot4ep3 вновь поступившего сообщония будет снова сравниваться с признаком номера сообщения, которое обрабатывалось последним.

Если совпадение запрещенных комбинаций в группе блоков 31 не произойдет, а подсчитанный код больше кода пороговой частоты (при сравнении в блоке 19 сравнения), то управляющий сигнал со второго выхода блока 19 сравнения устанавливает триггер 7 в состояние. разрешающее про1706492

10

20

50 хождение кодов через коммутатор 14 (на простой алгоритм обрабогки).

При большей частоте поступления заданий на обработку триггер 7 поддерживает открытым коммутатор 14, Для того, чтобы каждое задание высокого приоритета только проходило через коммутатор 13, устройство содержит элемент 17 запрета.

Таким образом, происходит коммутация кодов на различные алгоритмы обработки в зависимости от частоты поступления кодов и от индекса приоритета, а также соблюдается требуемая или разрешенная очередность поступления сообщений на обработку, B моменты поступления кодов на входы регистров 11 и 12 на их выходах появляются управляющие сигналы, количество которых подсчитываются счетчиками 20 и 21 соответственно.

Таким образом, в счетчйках записывается; общее количество сообщений (заданий на обработку), поступивших в систему (содержимое счетчика 1), количество сообщений (заданий на обработку), имеющих наивысший приоритет (содержимое счетчика

2), количество сообщений (заданий на обработку), поступивших на обработку по сложному алгоритму (содержимое счетчика 20), количество сообщений (заданий на обработку), поступивших на обработку по простому алгоритму (содержимое счетчика 21), количество сообщений, снятых с обработки из-за нарушения очередности поступления (содержимое счетчика 32).

Формула изобретения

Устройство для моделирования вычислительной системы, содер>кащее счетчик заданий на обработку, счетчик приоритетных заданий на обработку, генератор импульсов, генератор случайного потока импульсов, датчик случайных чисел, первый . триггер, два элемента ИЛИ, четыре регист:ра памяти, три коммутатора, дешифратор, первый элемент зап рет а"; счетчик импульсов, блоКсравнения, счетчик сло>кных зада ний на обработку, счетчик простых заданий на обработку, причем выходы датчика случайных чисел соедийены соответственно с инфОрмациОнными входами первого КОММ татора, управляющий 6ход которого подключен к выходу генератора случайного потокй имйульСов, йыходы первого коммутатора подключены соответственно к ин формационным входам первого регистра йамяти,"выход котброго соединен со счет; ...ными входами счетчика заданий на обработ ку и счетчика импульсов, установочный вход которого подключен к выходу первого элeмента ИЛИ, разрядные выходы счетчика импульсов соединены соответственно с информационными входами первой группы блока сравнения, разрядные выходы второго регистра памяти подключены соответственно к информационным входам второй группы блока сравнения, вход разрешения сравнения которого соединен с выходом генератора импульсов и первым входом первого элемента ИЛИ, второй вход которого является установочным входом устройства выходы "Больше" и "Меньше" блока сравнения соединены соответственно с единичным и нулевым входами первого триггера, выход первого элемента запрета соединен с управляющим входом второго коммутатора, прямой выход первого триггера подключен к первому входу второго элемента ИЛИ, второй вход которого соединен с выходом дешифратора и счетным входом счетчика приоритетных заданий на обработку, первая группа разрядных выходов первого регистра памяти подкл.очена соответственно к информационным входам второго и третьего коммутаторов, вторая группа разрядных выходов первого регистра памяти соединена соответственно с входами дешифратора, выходы второго и третьего коммутаторов подкл,очены к информационным входам соответственно третьего и четвертого резисторон памяти, выходы которых соединены со счетными входами соответственно счетчика простых заданий на обработку и счетчика сложных заданий на обработку, установочные входы счетчика заданий на обработку, счетчика приоритетных заданий на обработку, счетчика сложных заданий на обработку и счетчика простых заданий на обработку подключены к установочному входу устройства, о т л и ч à ю щ е с с я тем, что, с целью расширения функциональных возможностей устройсгва за счет моделирования требуемой очередности обработки поступающих сообщений, в устройство введены четвертый коммутатор, счетчик снятых с обработки заданий, пятый регистр памяти, третий и четвертый элементы ИЛИ, первый и второй элементы И, второй триггер, второй элемент запрета, группа регистров памяти и группа блоков сравнения, причем тактирующий вход первого регистра памяти сбединен с выходом генератора случайного потока импульсов, третья группа разрядных выходов первого регистра памяти подключена к информационным входам четвертого коммутатора и информационным входам первой группы блоков сравнения группы, информационные входы второй группы бло ков сравнения группы соединены соответственно с разрядными выходами регистров

1786492

14

Составитель О.Алексеев

Техред M.Moðråíòàë Корректс,р M. Андрушенко

Редактор

Заказ 248 Тираж Подписное

ВНИИПИ Государственного комитета по йзобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4!5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101 памяти группы, выход первого регистра памяти подключен к входам разрешения сравнения блоков сравнения группы, первый и второй выходы каждого из которых соединены соответственно с входами первого элемента И и третьего элемента ИЛИ, выходы которых подключены соответственно с нулевым и единичными входами второго триггера, прямой выход которого соединен с управляющим входом второго элемента запрета, выход которого подключен к информационному входу первого элемента запрета, выход которого соединен с тактирующим входом третьего регистра памяти и первым входом четвертого элемента ИЛИ, выход которого подключен к управляющему входу четвертого коммутатора и тактирующему входу пятого регистра памяти, информационные входы которого подключены к выходам четвертого коммутатора, выходы пятого регистра памяти подключены к ин- формационным входам третьей группы блоков сравнения группы, выход третьего

5 элемента ИЛИ соединен со счетным входом счетчика снятых с обработки заданий, установочный вход которого подключен к установочному входу устройства, информационный вход второго элемента запрета соединен с

10 инверсным выходом первого триггера, инверсный выход второго триггера подключен к первому входу второго элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, выход второго элемента И

15 соединен с управляющим входом первого элемента запрета, с вторым входом четвертого элемента ИЛИ, с управляющим входом третьего коммутатора и тактирующим входом четвертого регистра памяти.