Способ фазовой автоподстройки частоты управляемого генератора и устройство для его осуществления

 

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 Н 03 3 7/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (21) 4732560/09 (22) 25.08,89 (46) 15.01.93. Бюл, М 2 (71) Центральное конструкторское бюро

"Алмаз" (72) B.Ã.Àðèñòîâ, Б.Г.Иванов и С.В.Матвеев (56) Авторское свидетельство СССР

М 1251281, кл. Н 03 0 13/00, от 22.02.85, (54) СПОСОБ ФАЗОВОЙ АВТОПОДСТРОЙКИ ЧАСТОТЫ УПРАВЛЯЕМОГО ГЕНЕРАТОРА И УСТРОЙСТВО ДЛЯ ЕГО

ОСУЩЕСТВЛЕНИЯ (57) Использование: радиотехника, генерация сетки частот в приемно-передающей и контрольно-измерительной аппаратуре.

Сущность изобретения: способ фазовой автоподстройки частоты управляемого генератора заключается в том, что в момент

„„ Ы „„1788576 А1 окончания режима сравнения частот, когда разность фаз достигнет значений 0 или 2 л; осуществляется калиброванный фазовый сдвиг фазы эталонного сигнала, что и повышает быстродействие. Устройство фазовой автоподстройки содержит источник эталойного сигнала 1, активный пропорциональноинтегрирующий фильтр 2, источник подстраиваемого сигнала 3 и частотно-фазовый дискриминатор 4, содержащий элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, первый и второй D-триггеры 8 и 9, первый, второй и третий И-НЕ 10, 11 и 12 элемент ИЛИ 13, формирователь короткого импульса 14, первый и второй счетчики 15 и 16, статический регистр 17, блока запрет 18 и цифроаналоговый преобразователь 19. 3 ил.

1788576

Изобретение относится к радиотехнике и может быть использовано для генерации сетки частот в приемопередающей и контрольно-измерительной аппаратуре.

Цель изобретения — повышение быстро- 5 действия, Сущность способа фазовой автоподстройки частоты управляемого генератора Gyдет понятна на примере устройства, его реализующего. 10

На фиг. 1 приведена структурная электрическая схема устройства фазовой автоподстройки частоты управляемого генератора, реализующего данный способ; на фиг. 2 а, б, в, r, д, е, ж, з, и, к, л — 15 временные диаграммы работы устройства; на фиг. 3 приведена структурная электрическая схема блока запрета.

Устройство фазовой автоподстройки частоты содержит источник 1 эталонного сиг- 20 нала, активный пропорционально-интегрирующий фильтр

2. источник 3 подстраиваемого сигнала, частотно-фазовый дискриминатор 4.

Источник 3 подстраиваемого сигнала 25 содержит управляемый генератор 5 и делитель частоты 6.

Частотно-фазовый дискриминатор 4 содержит элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 7, первый 0-триггер 8, второй.0-триггер 9, 30 первый элемент И-НЕ 10, второй элемент

И вЂ” НЕ 11, третий элемент И-НЕ 12, элемент

ИЛИ 13, формирователь короткого импульса 14, первый счетчик 15, второй счетчик 16, статический регистр 17, блок запрета 18, 35 цифроаналоговый преобразователь 19.

Блок запрета 18 содержит (и-1) информационных каналов, состоящих каждый из первого дополнительного элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 20, дополнительного 40 элемента И 21 и второго дополнительного элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 22, а также инвертор 23.

Устройство фазовой автоподстройки частоты работает следующим образом. 45

Сигнал источника эталонного сигнала 1, поступает на тактовые входы первого счетчика 15 и второго счетчика 16 и вызывает изменение выходных кодов этих счетчиков по пилообразному закону (соответственно 50 фиг. 2а, б) причем разность фаз этих сигналов составляет 180О. Работа счетчиков со сдвигом фазы на 180 достигается за счет обнуления первого счетчика 15 в момент появления импульса на выходе знакового 55 разряда второго счетчика 16 (фиг. 2в).

При появлении переднего фронта импульса знакового разряда второго счетчика

16 (фиг. 2в), поступающего на вход формирователя короткого импульса 14, на его выходе формируется короткий импульс фронта, который, поступая на вход сброса первоr0 счетчика 15, осуществляет установку его выходных разрядов в "0". Второй счетчик 16 работает в непрерывном режиме. Его выходной сигнал, изменяясь по пилообразному закону (фиг. 2б) является опорным сигналом частотно-фазового дискриминато1 ра. Его частота fon - определяется . 1on выражением эг.

fon =—

2П) где 4г — частота источника эталонного сигнала; и — число разрядов второго счетчика.

В режиме синхронизма при .поступлении импульсов управляемого генератора 5 через управляемый кодом делитель частоты

6 на вход записи статического регистра 17 (фиг. 2г) происходит запись в этот регистр выходного кода второго счетчика 16. При этом на информационных выходах статического регистра 17 формируется код сигнала ошибки (фиг. 2д). Код сигнала ошибки с выходов статического регистра 17 поступает через открытый блок запрета 18 на соответствующие информационные входы цифроаналогового преобразователя 19, Знак кода сигнала ошибки с инверсного выхода знакового разряда статического регистра 17 через элемент ИЛИ 13 и третий элемент И-НЕ

12 поступает на второй вход блока запрета

18 и на знаковый вход цифроаналогового преобразователя 19, Код сигнала ошибки после преобразования в напряжение в цифроаналоговом преобразователе 19.через активный пропорционально-интегрирующий фильтр 2 воздействует на управляемый генератор 5, изменяя его частоту до тех пор, пока не установится разность фаз эталонного сигнала и сигнала управляемого генератора 5, прошедшего управляемый кодом делитель частоты 6 равной л; В установившемся режиме на выходе статического регистра 17 формируется нулевое значение кода сигнала ошибки. Нулевому значению кода сигнала ошибки соответствует нулевое значение напряжения на выходе цифроаналогового преобразователя 19, которое воздействуя через активный пропорционально-интегрирующий фильтр 2 на управляемый генератор 5 осуществляет удержание устройства фазовой автоподстройки частоты в режиме синхронизма, Изменение кода управления И, делителя частоты 6 вызывает изменение частоты

1788576 источника подстраиваемого сигнала fn. При переключении с одной частоты на другую

fn (например, когда fon < — ) разность фаз

N1 сигналов источника эталонного сигнала 1 5 (фиг, 2б) и источника подстраиваемого сигнала 3, (фиг, 2г) убывает от цикла к циклу в направлении от 2 л до О. Одновременно линейно уменьшается от цикла к циклу величина кода сигнала ошибки на выходе ста- 10 тического регистра 17 (фиг. 2д) и следовательно уменьшается в сторону отрицательных значений напряжения сигнала ошибки на выходе цифроаналогового преобразователя 19. В момент времени t< раз- 15 ность фаз опорного сигнала и источника подстраиваемого сигнала скачком изменяется от 0 до 2 л . В этот момент переключается знаковый разряд статического регистра 17 из "0" в "1" (фиг. 2е) и "1" с 20 выхода элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 (фиг. 2ж) переписывается в первый D-триггер 8. При срабатывании D-триггера 8 включается режим сравнения частот, На прямом выходе первого 0-триггера 8 проявляется 25

"1" (фиг. 2з), а на инверсном выходе — "0".

На выходе второго элемента И-НЕ 11 появится "1", которая поступая на второй вход элемента ИЛИ 13 блокирует цепь знакового разряда на период действия режима срав- 30 нения частот, Устройство переходит в режим сравнения частот со знаком "О", который формируется на выходе третьего элемента И вЂ” НЕ 12, Единичный уровень с выхода второго 35 элемента И вЂ” НЕ 11 и нулевой уровень с выхода третьего элемента И вЂ” НЕ 12 поступая соответственно на первый и второй управляющие входы блока запрета 18 (фиг, 3) формируют "О" на выходах всех его 40 информационных разрядов.

Нули всех информационных разрядов блока запрета 18 и нуль знакового разряда с выхода третьего элемента И-Н Е 12 поступая на соответствующие входы цифроана- 45 логового преобразователя 19 формируют на его выходе максимальное отрицательное напряжение, которое воздействуя на активный пропорционально-интегрирующий фильтр 2 вызывает линейное изменение его 50 выходного напряжения. Под воздействием линейно изменяющегося выходного напряжения происходит перестройка частоты управляемого генератора 5 в сторону уменьшения частотной расстройки, что вы- 55 зывает уменьшение скорости изменения разности фаз эталонного и подстраиваемого сигналов на интервале t1...tã (cM. пунктирную линию на фиг. 2д).

В момент времени г возникает равенство частот опорного сигнала и подстраиваемого сигнала т.к. скорость изменения разности фаз указанных сигналов равна О.

В момент времени з, когда на выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 7 — попрежнему "1", вновь происходит скачкообразное изменение разности фаз эталонного и подстраиваемого сигналов от 2 тг до О.

Инверсный выход знакового разряда статического регистра 17 переключается из "О" в

"1" (фиг. 2и), срабатывает второй D-триггер

9 и на его прямом выходе формируется "1" (фиг, 2к). которая поступая одновременно с

"1" первого D-триггера 8 (фиг. 2з) на выходы первого элемента И вЂ” НЕ 10 вызывает появление на его выходе нулевого импульса (фиг.

2л). При появлении нулевого импульса на выходе первого элемента И вЂ” НЕ 10 происходит сброс обоих D-триггеров 8 и 9 и запись выходного кода первого счетчика 15 во второй счетчик 16 (фиг, 2б), что вызывает сдвиг фазы опорного сигнала на т Устройство переходит из режима сравнения частот в режим сравнения фаз.

Под воздействием импульсов источника подстраиваемого сигнала 3, поступающих на вход записи статического регистра 17, на выходах последнего устанавливается нулевое значение кода сигнала ошибки, соответствующее середине характеристики частотно-фазового дискриминатора 4, где происходит захват сигнала устройством фазовой автоподстройки частоты.

Аналогичным образом происходит переключение выходной частоты, когда п

4n > —. В этом случае разность фаз эталонМг ного и подстраиваемого сигналов возрастает от цикла к циклу в направлении от О до

2 л, При скачкообразном изменении разности фаз эталонного и подстраиваемого сигналов от 2 zc до О срабатывает второй

D-триггер 9 за счет переключения инверсного выхода знакового разряда статического регистра 17 из "0" в "1". Устройство переходит в режим сравнения частот со знаком "1", который формируется на выходе третьего элемента И-НЕ 12.

Единичные уровни с выходов второго элемента И вЂ” НЕ 11 и третьего элемента И—

НЕ 12 поступая соответственно на первый и второй управляющие входы блока запрета

18 (фиг. 3) формируют "1" на выходах всех его информационных разрядов. Единичные уровни информационных выходов блока запрета 19 и единичный уровень знакового разряда с выхода третьего элемента И-НЕ

12 поступая на соответствующие входы

1788576

15

30

45

55 цифроаналогового преобразователя 19 формируют на его выходе максимальное положительное напряжение, которое воздействуя на управляемый генератор вызывает перестройку его частоты в сторону уменьшения частотной расстройки. После обратного скачка разности фаз эталонного . и подстраиваемого сигнала от 0 до 2 к срабатывает первый D-триггер 8, эа счет переключения прямого выхода знакового разряда статического регистра 17 из "0" в

"1".

Устройство переходит в режим сравнения фаз и захват сигнала также происходит в середине характеристики частотно-фазового дискриминатора.

Изменение напряжения сигнала ошибки от максимального значения до нуля и изменение знака сигнала ошибки s момент . времени t4 (фиг. 2д) в предлагаемом устройстве, вызывает мгновенное изменение направления перестройки частоты источника подстраиваемого сигнала в сторойу заданного значения, что, по сравнению с известным устройством (штрих-пунктирная линия), сокращает время перехода источника подстраиваемого сигнала с одной частоты на другую.

В предлагаемом способе фазовой автоподстройки частоты управляемого генератора в момент выхода из режима сравнения частот (в момент времени t 4, фиг. 2д), когда разность фаз достигает значений 0 или 2 zt, осуществляется калиброванный фазовый сдвиг фазы эталонного сигнала на л; В этом случае исключается начальная разность фаз эталонного и подстраиваемого сигналов, уменьшается выброс амплитуды фазовой ошибки,.что значительно сокращает длительность переходного процесса и повышает быстродействие устройств, реализованных таким способом.

Использование изобретения позволяет уменьшить в 1,5...2 раза время переключения кольца фазовой автоподстройки частоты с одной частоты на другую.

Формула изобретейия

1. Способ фазовой автоподстройки частоты управляемого генератора, заключающийся в том, что формируют сигнал ошибки пропорционально разности фаз опорного сигнала и сигнала управляемого генератора по пилообразному закону, сигнал ошибки в момент скачкообразного изменения разности фаз на 2 л фиксируют до момента обратного скачка разности фаз, полученным сигналом ошибки после интегрирования управляют частотой генератора, отличающийся тем, что, с целью повышения быстродействия, в момент обратного скачка разности фаз опорного сигнала и сигнала управляемого генератора сдвигают фазу опорного сигнала на л.

2. Устройство фазовой автоподстройки частоты, содержащее последовательно включенные источник эталонного сигнала и частотно-фазовый дискриминатор, включающий первый счетчик, статический регистр, блок запрета, элемент ИСКЛЮЧАЮЩЕЕ

ИЛИ, первый и второй 0-триггеры, элемент

ИЛИ, первый, второй и третий элементы

И вЂ” НЕ, причем информационные выходы первого счетчика соединены с соответствующими входами статического регистра, информационные выходы статического регистра — с соответствующими входами

20 блока запрета, кроме того, информационный выход старшего разряда статического регистра соединен с первым входом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, выход знакового разряда статического регистра соединен со счетным входом первого Dтриггера,:инверсный выход знакового разряда статического регистра соединен с вторым входом элемента ИСКЛЮЧАЮЩЕЕ

ИЛИ, с первым входом элемента ИЛИ и со счетным входом второго D-триггера„выход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ соединен с информационными входами первого и второго D-триггеров, прямые выходы которых соединены с входами первого элемента И—

НЕ, а инверсные выходы — с входами второго элемента И вЂ” НЕ, выход первого элемента

И вЂ” НЕ соединен с входами сброса первого и второго 0-триггеров, выход второго элемента И-НЕ соединен с вторым входом элемента ИЛИ и с первым управляющим входом блока запрета, выход элемента ИЛИ соединен с первым входом третьего элемента ИНЕ, второй вход которого подключен к инверсному выходу второго D-триггера, а также источник подстраиваемого сигнала, выход которого соединен с вторым входом частотно-фазового дискриминатора, о т л ич а ю щ е е с я тем, что, с.целью повышения быстродействия, в него введены активный пропорционально-интегрирующий фильтр, выход которого подключен к входу источника перестраиваемого сигнала, а в частотнофазовый дискриминатор введены второй счетчик, включенный между первым счетчиком и статическим регистром, причем тактовый вход второго счетчика соединен с тактовым входом первого счетчика, инверсный вход записи второго счетчика с выходом первого элемента И-НЕ, формирователь короткого импульса, включенный между ин1788576 формационным выходом старшего разряда второго счетчика и входом сброса первого счетчика, цифроаналоговый преобразователь, информационные входы которого сое-. динены с соответствующими выходами 5 блока запрета, знаковый вход цифроаналогового преобразователя соединен с вторым управляющим входом блока запрета и выходом третьего элемента И-НЕ, выход цифроаналогового преобразователя является 10 выходом частотно-фазового дискриминатора и подключен к входу активного пропор- ционально-интегрирующего фильтра, источник подстраиваемого сигнала выполнен в виде последовательно соединенных управляемого генератора, вход которого является входом источника подстраиваемого сигнала, и делителя частоты, выход которого является выходом источника подстраиваемого сигнала.

1788576

Составитель В,Аристов

Техред М.Моргентал Корректор А.Козориз

Редактор

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101. Заказ 76 Тираж Подписное

ВНИИПИ ГосУдарственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб., 4/5