Устройство для кодирования цифровой информации

 

Изобретение относится к вычислительной технике/Его использование в аппаратуре для магнитной записи цифровой информации позволяет упростить устройство , содержащее регистр 1 сдвига, делитель 2 частоты, элементы И 3-6, 10-13, элементы ИЛИ 7-9, 14, элементы 15-19 памяти и элемент НЕ 20. Цель достигается благодаря совмещению функций преобразования кода NRZ в код RLL 2,7 и управлению счетом длины кодовой группы. 2 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) 0 t) (я)ю Н 03 М 7/46

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4896797/24 (22) 16.11,90 (46) 07.04.93, Бюл. ¹ 13 (71) Научно-исследовательский институт вычислйтельной техники и информатики (72) И.Ф.Журавлев, Э.Г.Осипов и С,К.Лукошявичюс (56) 1. Патент США N 3689899, кл. G 08 С 25/00, 1972, 2, Electronic Design 1989, September 14; рр,81 — 91., fig. 1 — 4. (54) УСТРОЙСТВО ДЛЯ КОДИРОВАНИЯ

ЦИФРОВОЙ ИНФОРМАЦИИ (57) Изобретение относится к вычислительной технике, Его использование в аппаратуре для магнитной записи цифровой информации позволяет упростить устройство, содержащее регистр 1 сдвига; делитель

2 частоты, элементы И 3 — 6, 10 — 13, элементы

ИЛИ 7 — 9, 14, элементы 15 — 19 памяти и элемент НЕ 20. Цель достигается благодаря совмещению функций преобразования кода

NRZ в код RLL 2,7 и управлению счетом

О V (Л о (JI

1807565

Изобретение относится к вычислительной технике и может быть использовано в аппаратуре для магнитной записи цифровой информации.

Целью изобретения является упрощение устройства.

На фиг, 1 приведена блок-схема устройства для кодирования цифровой информации способом RLL 2,7; на фиг, 2 — временные диаграммы, Устройство содержит регистр 1 сдвига, на информационный вход которого поступает кодируемая информация NRZ (вход а), делитель 2 частоты, на вход которого поступают импульсы синхронизации удвоенной частоты. (вход б), элементы И 3 — 6, элементы

ИЛИ 7-9, элементы И 10-13, элемент ИЛИ

- 14, элементы 15 — 19 памяти, элемент HE 20.

Регистр 1 сдвига выполнен четырехразрядным. Элементы 15-19 памяти реализованы на 0-триггерах, . Устройство работает следующим образом.:

На информационный вход регистра I сдвига поступает кодируемая информация виде сигнала NRZ (фиг. 2а), привязанная к синхросерйи в, получаемой после деления удвоенной частоты (фиг, 26) на два делителем 2 частоты, Период синхросерии в равен тактовому интервалу информации NRZ. Регистр 1 сдвига выполняет промежуточное хранение информации на длительность тактового интервала.

Сдвиг информации осуществляется .по переднему фронту синхронизации в делителя 2 частоты,.

Информация с выходов регистра 1 сдви-га (фиг; 2t, д, е, ж) поступает на входы элементов И 3-6. Элемент И 3 предназначен для обнаружения кодовой группы "10", элементы И4 — для обнаружения кодовой группы "11", элементы И 5 и 12 — для обнаружения кодовой группы ."0011", а элементы И 6 и t3 — для обнаружения кодовой группы "000" (соответственно фиг, 2з,и,м,о).

Сигнал на вйходе элемента ИЛИ 9 (фиг., 2к) является результатом сборки сигналов 3 и и. Как только обнаруживается. группа "10", или "11" (сигнал к), устанавливается в "1" элемент 16 памяти, запрещая через элемент

HE 20 на тактовый интервал информации

NRZ на элементы И 3-6 (фиг. 2л), Элемент 17 памяти формирует сигнал н, который вместе с сигналом з с выхода элемента И 3 и сигналом о с выхода элемента

И 13 собирается на элементе ИЛИ 7 (фиг, 2с), обозначая "нечетные" такты выходного кода RLL, а элемент 19 памяти формирует

20 сигнал и, который собирается на элементе

ИЛИ 8 с сигналом И элемента И 4 (фиг„2т), обозначая "четные" такты выходного кода

RLL (см,правило преобразования кода NRZ в RLL 2,7; отсчет слева). Элементы И 10 и 11 и элемент ИЛИ 14 выполняют функции коммутатора "четных" и "нечетных" тактов (фиг.

2у). Коммутация выполняется по сигналу в с выхода делителя 2 частоты.

Элемент 15 памяти формирует выходной сигнал ф, соответствующий коду В0 .

Элементы 18 и 19 памяти в совокупности (сигналы и и р) выполняют запрет элементов И 12 и 13 на время двух тактовых интервалов информации В0 .

Упрощение предлагаемого устройства достигается за счет совмещения функций преобразования кода и управления счетом длины группы, Формула изобретения

Устройство для кодирования цифровой информации, содержащее регистр сдвига, информационный вход которого является

25 информационным входом устройства, дели. тель частоты, вход которого обьединен с входом синхронизации первого элемента памяти и является входом синхронизации устройства, второй — пятый элементы памя30 ти, входы синхронизации которых объединены, первый — восьмой элементы И, первый — четвертый элементы ИЛИ и элемент НЕ, первый выход регистра сдвига подключен к первым инверсным входом

35 третьего и четвертого элементов И и к первым прямым входам первого и второго элементов И, выходы которых соединены с первыМи входами соответственно первого и третьего элементов ИЛИ, второй выход ре40 гистра сдвига подключен к инверсному входу первого, второму прямому входу второго и вторым инверсным входам третьего и четвертого элементов И, третий выход регистра сдвига. соединен с первым прямым входом

"5 третьего и третьим инверсным входом четвертого элементов И; четвертый выход регистра сдвига подключен к второму прямому входу третьего элемента И, второй прямой вход которого обьедйнен с вторым прямым

50 входбм первого, третьим прямым входом второго и прямым входом четвертого элементов И, выход делителя частоты подключен к входу синхронизации регистра сдвйга и к йервому прямому входу пятого и инвер55 сному входу шеСтого элементов И, выходы которых соединены с входами четвертого элемента ИЛИ, первые инверсные входы седьмого и восьмого элементов И объединены, выход пятого элемента памяти подключен к информационному входу четвертого

1В07565

Составитель И.Журавлев

Техред M.Ìîðãåíòàë Корректор Н.Ревская

Редактор T.Þðêîâà

Заказ 1385 Тираж .. Подписное

° ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113р35, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинат "Патент", г, Ужгород, ул.Гагарина, 101 элемента памяти, выход первого элемента памяти является выходом устройства, о тл и ч а ю щ е е с я тем, что, с целью упрощения устройства, второй вход третьего элемента ИЛИ подключен к выходу первого элемента И, выход третьего элемента ИЛИ подключен к информационному входу второго элемента памяти, выход которого через элемент НЕ соединен с прямым входом четвертого элемента И, первый вход второго элемента ИЛИ подключен к выходу второго элемента И, выходы первого и второго элементов ИЛИ соединены соответственно с вторым прямым входом пятого и прямым входом шестого элементов И, второй вход второго элемента ИЛИ обьединен с вторыми инверсными входами седьмого и восьмого элементов И и подключен к выходу пятого элемента памяти, вхоД синхронизации которого подключен к выходу делителя частоты, выходы третьего и четвертого элементов И соединены

5 с прямыми входами соответственно седьмого и восьмого элементов И, выход четвертого элемента памяти подключен к первому инверсному входу седьмого элемента И, выход которого соединен с информационным

10 входом третьего элемента памяти, выход которого подключен к второму входу первого элемента ИЛИ, выход восьмого элемента И соединен с информационным входом пятого элемента памяти и третьиМ

15 входом первого элемента ИЛИ, выход чет вертого элемента ИЛИ подключен к информационному входу первого элемента . памяти.