Преобразователь последовательного кода в параллельный

 

Изобретение относится к вычислительной технике и может быть использованов системах передачи данных по цифровым каналам . В изобретении за счет единого тактирования всех каскадов преобразователя достигается повышение его быстродействия . Преобразователь последовательного кода в раллельный содержит m каскадов 1 (т 1, N), в каждом из которых содержится n 2k узлов 2 преобразования (k .1, m), и триггер 6 синхронизации. Каждый узел 2 преобразования содержит триггеры 3, 4 и 5. 2 ил.

СОЮЗ СОВЕТСКЙХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 Н 03 М 9/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

1 (21) 4752801 /24 (22) 23.10.89 (46) 23.04.93. Бюл. ¹ 15 (71) Центральный научно-исследовательский институт измерительной аппаратуры (72) К,Г.Вандышев и Н.И.Шишкин (56) Заявка Японии N 62-55737, кл. Н 03 M

9/00, 1987. (54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО КОДА В ПАРАЛЛЕЛЬНЫЙ (57) Изобретение относится к вычислительной технике и может быть использовано в... Ж,, 1811006 А1 системах передачи данных по цифровым каналам, В изобретении за счет единого тактиравания всех каскадов преобразователя достигается повышение его быстродействия, Преобразователь последовательного кода в параллельный содержит m каскадов

1 (m = 1 N), в каждом из которых содержится -1 и =2 узлов 2 преобразования (k = .1, m), и триггер 6 синхронизации. Каждый узел 2 преобразования содержит триггеры 3, 4 и 5.

2 ил.

1811006

Изобретение относится к вычислительной технике и может найти применение в цифровых каналах передачи данных.

Целью изобретения является повышение быстродействия преобразователя за счет единого тактирования всех каскадов.

На фиг, 1 представлена блок-схема преобразователя; на фиг, 2 — временные диаграммы, поясняющие работу и реобразователя. 10 .Преобразователь последовательного кода в параллельный содержит m каскадов

1 (m = 1,Ж), в каждом из которых содержится п = 2 узлов 2 преобразования (k = 1, m), каждый узел 2 преобразования содержит триггеры 3, 4 и 5, каждый каскад 1 содержит триггер 6 синхронизации, На фиг. 1 позициями 7 и 8 обозначены соответственно информационным входом и входом синхронизации преобразователя, 20 позициями 9 и 10 — соответственно информационные выходы и выход сигнала конца преобразования преобразователя.

Устройство работает следующйм образом. 25

Последовательность входных данных (фиг. 2 а) подается одновременно на входы первого и второго триггеров 3 и 4 для записи информации первого каскада 1.1 преобразования. Сопровождающий данные такти- 30 рующий сигнал (фиг. 2 б) подается на вход триггера 6.1 счетчика этого же каскада. Управление записью данных в первый и второй триггеры 3, 4 производится поочередно: в йервом такте запись производится в пер- 35 вый триггер 3, к которому подключен третий триггер 5, положительным фронтом сигнала (фиг. 2 в) с второго выхода триггера 6.1; в следующем такте — во второй триггер 4 положительным фронтом сигнала (фиг, 2 r) с 40 первого выхода этого же триггера 6. Этим же сигналом (фиг. 2 г) производится перезапись информации иэ первого триггера 3 для записи информации в третий триггер 5. Таким образом, во втором такте происходит 45 одновременное появление информации, содержащейся в двух последовательных во времени тактах входных данных (фиг. 2, а), на выходах узла 2.1 (фиг. 2 е, ж), а частота работы триггеров 3, 4 для записи информа- 50 ции (фиг. 2 д, ж) и триггера 5 задержки (фиг, 2 е) узла 2.1 первого каскада 1.1 вдвое ниже частоты поступления входных данных (фиг.

2 а).

Так как все элементы схемы — триггеры 55

3, 4 для записи информации, триггеры 5 задержки и триггеры 6 — идентичны, то времена задержки входной информации и сигнала синхронизации одинаковы, Синхронность выходных данных с каждого каскада преобразования и сигнала синхронизации соответствующего триггера 6 обеспечивает возможность подключения всех элементов схемы без дополнительного фаэирования сигналов во времени. При этом в каждом последующем каскаде происходит увеличение вдвое разрядности параллельных выходных данных при уменьшении вдвое частоты смены информации и сохранении синхронности данных и сигнала синхронизации..

Формула изобретения

Преобразователь последовательного кода в параллельный. содержащий в каждом из m каскадов (m = 1, N) n = 2 узлов преобразования (k = 1, m) выполненных на первом и втором триггерах, входы данных которых объединены, вход данных первого триггера узла преобразования первого каскада является информационным входом преобразователя, о т л и ч а ю щ и,й с я тем, что, с целью повышения быстродействия преобразователя за счет единого тактирования всех каскадов, в каждый каскад введен триггер синхронизации и в каждый узел преобразования — третий триггер, в каждом узле преобразования выход первого триггера соединен с входом данных третьего триггера, в каждом каскаде первый выход триггера синхронизации соединен с синхровходами второго и третьего триггеров узлов преобразования, второй выход триггера синхронизации соединен с синхровходами первых триггеров узлов преобразования данного каскада и с входом триггера синхронизации йоследующего каскада, выход триггера синхронизации последнего каскада является выходом сигнала конца преобразования преобразователя, выходы вторых и третьих триггеров каждого узла преобразования каждого каскада, кроме последнего, соединены с входами данных первых триггеров соответствующих узлов преобразования последующего каскада, выходы вторых и третьих триггеров узлов преобразования последнего каскада являются информационными выходами преобразователя, вход триггера синхронизации первого каскада является входом синхронизации преобразователя.

1811006

Составитель Б, Ходов

Техред М.Моргентал

Редактор С, Кулакова

Корректор B. Петраш

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 1452 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб.. 4/5