Устройство приема и обработки избыточных кодов

 

L 1Г1т;. РС fi >ИХ (i 1 (Гл л 1 С .; T б, Г К И х

Рс r i1Ус1яиг

> л т..г

ГОГ:УДАРСТбЕНК)Г Г1АГГ СС ГССОС

Hf дпмстбО сГГ Р

ГГ0(flATEнт сссf 1

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

2

51

Л (21) 4862551/09 (22) 27.08.90 (46) 23.06.93. Бюл. (Ф 23 (72) Д.В.Кирьянов, О.П.Малофей, А.Г.Азаров, A.Ï.Êoâàëåíêî и В.С.Ашанин (56) Авторское свидетельство СССР

T+ 1115086, кл. G 08 С 19/28, 1984. (54) УСТРОЙСТВО ПРИЕМА И ОБРАБОТКИ

ИЗБЫТОЧНЫХ КОДОВ (57) Изобретение относится к электросвязи, а именно к устройствам обработки составных сигналов с избыточностью, и может быть использовано в системах передачи

„„5IU „„1823143 А1 (асс Н 04 L 1/00, 6 08 (49/26 данных. в частности в системах передачи дискретной информации, использующих помехоустойчивое кодирование 1(ель иэобре тения — повышение быстродействия

Устройство содержит пороговыи селектор 1 блок 2 выделения информации. блок 3 уп равления, ранжирующий узел 4, коммутатор

5, сумматор 6. регистр 7 хранения. регистр

8 приема, регистр 9 выдачи, блок 10 декоди рования. Использование информации об амплитудах аналоговых сигналов приводис к увеличению количества векторов ошибки исправляемых устройством. 1 э.п ф-лы 4 ил

1823143

Изобретение относится к электросвязи, а именно к устройствам обработки составных сигналов с избыточностью. и может быть использовано в системах передачи данных, в частности в системах передачи дискретной информации, использующих помехоустойчивое кодирование.

Цель изобретения — повы шение быстродействия.

На фиг,1 представлена структурная электрическая схема устройства приема и обработки избыточных кодов; на фиг.2— ранжирующего узла; на фиг.3 — коммутатора; на фиг.4 — блока управления, Устройство приема и обработки избыточных кодов содержит пороговый селектор

1, блок 2 выделения информации, блок 3 управления, ранжирующий узел 4, коммутатор 5, сумматор 6, регистр 7 хранения, регистр 8 приема, регистр 9 выдачи блок 10 декодирования; ранжирующий узел 4 содержит блок 11 построения вариационного ряда, аналого-цифровой преобразователь (АЦП) 12, регистр 13 хранения номеров, двоичный счетчик 14; коммутатор 5 содержит первый, второй и третий RS-триггеры 15-17, первый и второй элементы И 18, 19, первый и второй двоичные счетчики 20, 21, мультиплексор 22; блок 3 управления содержит первый триггер 23, первый элемент И 24, первый счетчик 25, второй триггер 26, второй элемент И 27, второй счетчик 28, третий триггер 29, первый генератор 30 тактовых импульсов, третий элемент И 31, второй генератор 32 тактовых импульсов, третий счетчик 33, Устройство приема и обработки избыточных кодов работает следующим образом.

В исходном состоянии все триггеры, счетчики, регистры, мультиплексоры обнулены.

I этап. Запись в регистр 8 приема и ранжировка в ранжирующем узле 4 информационной последовательности.

На вход устройства (первый вход ранжирующего узла 4 и вход порогового селектора 1) поступает маркер кодовой комбинации.

Блок 2 выделения информации выдает на первый выход (первый вход блока 3 управления и шестой вход ранжирующего узла 4) импульс, свидетельствующий о начале кодовой комбинации m. По этому импульсу в блоке 3 управления сработавший триггер 23 разрешает выдачу на первый выход синхроимпульсов информации, в интервале между которыми на четвертый выход блока 3 управления выдается по восемь импульсов управления, формируемых с помощью первого

45 генератора 8 тактовых импульсов (ГТИ), триггера 26, элемента И 27, счетчика 28.

Первый синхроимпульс информации, подаваемый на второй вход регистра 8 приема и второй вход ранжирующего узла 4, записывает первый информационный импульс в регистр 8 приема и одновременно записывает в блок 11 построения вариационного ряда номер и абсолютное значение амплитуды этого импульса. Первый импульс управления поступает с четвертого выхода блока 3 управления на шестнадцатый вход блока 11 построения вариационного ряда, где производится сдвиг и запись информации.

Второй синхроимпульс информации аналогично первому производит запись информационного импульса в регистр 8 приема и записывает номер и амплитуду второго информационного импульса в блок

11 построения вариационного ряда, где под действием импульсов управления происходит его размещение.

После того как произведена запись m-ro (64-го) импульса в регистр 8 приема и ранжировка его в ранжирующем узле 4, в блоке

3 управления счетчик 25 обнуляет триггер 23 и перебрасывает триггер 29 в единицу, прекращая, таким образом, подачу синхроимпульсов информации на первый выход блока 3 управления, а импульсом, выдаваемым счетчиком 25 на второй выход блока 3 управления, осуществляется параллельная запись иэ блока 11 в регистр 13 хранения номеров и параллельная запись из регистpde 8 приема в регистр 7 хранения.

В конце первого этапа в регистр 7 хранения будет записана информационная последовательность иэ m импульсов, а в регистре 13 хранения номеров ранжирующего узла 4 — восемь номеров наименее надежных импульсов в порядке возрастания.

II этап. Порождение векторов ошибок, суммирование их по mod 2 с информационной последовательностью и проверка в декодирующем устройстве.

Переброс триггера 29 блока 3 управления в единицу разрешает следование тактовых импульсов от второго ГТИ 32 на третий выход и каждого 64-го импульса на пятый выход блока 3 управления. Одновременно с триггером 29 в коммутаторе 5 под действием импульса, прошедшего с второго выхода блока 3 управления на третий управляющий вход коммутатора 5, триггеры 15, 16 коммутатора 5 перебрасываются в единицу, а триггер 17 — в ноль. Первый тактовый импульс, подаваемый с пятого выхода блока 3 управления на первый уппяялчн пии вход

55

<оммутатора 5 через элементы И 18, 19 комлутатора 5, сосчитывается счетчиками 20, 1, Этим же тактовым импульсом на выходе

I — б коммутатора 5 подается двоичный код омера ненадежного импульса. В результа е на выходах мультиплексора 22 будет

:формирован первый вектор ошибок. После

:ложения вектора ошибок в сумматоре 6 по

nod 2 с исходной информационной йосле1овател ьностью резул ьтат суммир0вания

1од действием ТИ, пришедшегб на второй правляющий вход регистра 9 выдачи, эано:ится в регистр 9 выдачи. Под действием ТИ, 1одаваемых с третьего выхода блока 3 управления на первый управляющий вход реги:тра 9 выдачи, происходит последовательная ыдача исправленной комбинации в блок 10 екодирования.

Второй ТИ, поданный с пятого выхода лока 3 управления на первый управляюций вход коммутатора 5, порождает второй

1ектор ошибок аналогично первому, После восьмого ТИ счетчик 20 коммутаора 5 обнуляет триггер 16, запрещая даль ейшую коммутацию мультиплексора 22.

Зекторы ошибок теперь формируются на 8 фиксированных выходах коммутатора 5, В случае обнаружения разрешенной

:омбинации в блоке 10 декодирования 10 на .го выходе формируется импульс, подаваемый на третий вход блока 3 управления и торой управляющий вход коммутатора 5. В волоке 3 управления происходит обнуление риггера 29, что запрещает подачу ТИ, а в

:оммутаторе 5 обнуляется триггер 25, который, управляя вычитающим входом счетчи.а 21, вычитает один импульс из него, |озвращаясь тем самым к необходимому ектору ошибок, а следовательно, к разревенной комбинации на выходе сумматора

i, С началом II этапа обработки устройство ожет произвоДить I этап обработки для .ледующей информационной последоваельности.

Формула изобретения

1. Устройство приема и обработки иэбыочных кодов, содержащее коммутатор и анжирующий узел, первый вход которого .оединен со входом порогового селектора и вляется информационным входом устрой.тва, а также регистр приема, регистр выдаи, блок декодирования и блок выделения

1нформации, к входу которого подключен

ыход порогового селектора, при этом пер,ый выход блока выделения информации одключен к первому входу регистра прима. m выходов которого подключены к со тветствующим нходам регистра хранения, выход регистра выдачи подключен к входу

1лока декодировлнич и т л и ч а ю щ е е с я

45 тем, что, с целью повышения (ыстродействия, введены сумматор и блок управления. к первому входу которого подключен второй выход блока выделения информации а второй вход блока управления является входом синхроимпульсов устройства, при этом первый выход блока управления подключен к второму входу регистра приема и второму входу ранжирующего узла, и выходов которого подключены соответственно к и информационным входам коммутатора. m выходов которого и m выходов регистра хранения подключены к соответствующим входам сумматора, m выходов которого подключены к соответствующим m входам регистра выдачи, а второй выход блока управления подключен к третьему входу ранжирующего узла, управляющему входу регистра хранения и третьему управляющему входу коммутатора, к второму управляющему входу которого, а также к третьему входу блока управления подключен выход блока декодирования, а третий и четвертый выходы блока управления подключены соответственно к первому управляющему входу регистра выдачи и четвертому входу ранжирующего узла, к пятому входу которого, первому управляющему входу коммутатора и второму управляющему входу регистра выдачи подключен пятый выход блока управления, первый вход которого соединен с шестым входом ранжирующего узла.

2. Устройство по п.1, о т л и ч а ю ще ес я тем, что коммутатор содержит первый, второй и третий триггеры, первый и второй элементы И, первый и второй счетчики, мультиплексор, при этом первым управляющим входом коммутатора является первый вход первого элемента И, к второму входу которого и к входам ВМ и Е мультиплексора подключен прямой выход первого триггера, а выход первого элемента И подключен к первому входу второго элемента И и счетному входу второго счетчика, к R-входу которого подключен второй выход второго триггера, причем информационные выходы второго счетчика подключены к первым управляющим входам мультиплексора, а выход переноса второго счетчика подключен к

R-входу второго триггера, прямой выход которого подключен к S-входу мультиплексора, при этом S-вход второго триггера соединен с S-входом первого триггера и Rвходами третьего триггера и второго счетчика и является третьим управляющим входом коммутатора, вторым уп равляющим входом которого является S-вход третьего триггера, инверсный выход которого подключен к второму входу второго элемента И, выход которого. а также прямой выход третьего

1823143 триггера подключены соответственно к суммирующему и вычитающему входам первого счетчика, выход переноса которого подключен к R-входу первого триггера, а выходы

2

4

S б первого двоичного счетчика подключены к входам мультиплексора, вторые информационные входы которого являются информационными входами коммутатора.

1823 i 43

Составитель Г.Ларентович

Техред М.Моргентал Корректор М.Керецман

Редактор

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина. 101

Заказ 2187 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Рэушскэя наб„4/5