Одноразрядный четверичный сумматор

 

Изобретение относится к вычислительной технике и микроэлектронике и может быть использовано для построения быстродействующих арифметических устройств. Цель изобретения - повышение быстродействия одноразрядного четверичного сумматора . Сумматор содержит мажоритарный элемент 1 с порогом четыре, мажоритарный элемент 2 с порогом два, два элемента 3, 4. СЛОЖЕНИЕ ПО МОДУЛ Ю ДВА, входы старшего и младшего разрядов первой четверичной цифры, входы старшего и младшего разрядов второй четверичной цифры, вход переноса, выходы старшего и младшего разрядов суммы, выход переноса. Одноразрядный четверичный сумматор работает следующим образом. На входы подаются старший Х2 и младший xi разряды первой четверичной цифры X 2x2 - xi {Xfc{0,1,2,3} XL X2f. {0,1}), старший у2 и младший yi разряды второй четверичной цифры Y 2у2 + yi(Ye{0,r,2,3}, yi, У2б{0,1}), перенос ро из младшего четверичного разряда (роС{0,1}). На выходах формируются значения старшего Z2, младшего zi разрядов суммы z 2г2 + ziTzt{0,1(2,3}); Z2f {0,1}) и переноса pi (pit {0,1}) в старший четверичный разряд 1 ил., 2 табл. сл с

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)з 6 06 F 7/50

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К ДВтоРСИ0Ь У СВИДЕТЕЛЬСТНУ (21) 4942117/24 (22) 04.06,91 (46) 15.07.93. Бюл. М 26 (72) Л.Б.Авгуль, В.П.Супрун, В.И.Костеневич и Н.В.Фурашов (56) Лысиков Б.Г. Арифметические и логиче.ские основы цифровых автоматов, Минск; .Высшая школа, 1980. с.166.

Авторское свидетельство СССР

N. 1160400, кл, 6 06 F 7/50, 1985, (54) ОДНОРАЗРЯДНЫЙ ЧЕТВЕРИЧНЫЙ

СУММАТОР (57) Изобретение относится к вычислительной технике и микроэлектронике и может . быть использовано для построения быстрадействующих арифметических устройств.

Цель изобретения — повышение быстродействия одноразрядного четверичного сумматора. Сумматор. содержит мажоритарный элемент 1 с порогом четыре, мажоритарный

Изобретение относится к вычислительной технике и микроэлектронике и может быть использовано для построения быстродействующих арифметических устройств.

Цель изобретения — повышение быстродействия одноразрядного четверичного сумматора.

Одноразрядный четверичный сумматор содержит два элемента СЛОЖЕНИЕ ПО

МОДУЛЮ ДВА, мажоритарный элемент с порогом четыре и мажоритарный элемент с поргом два. Причем i-й (i = 1,2) вход перво. roэлемента СЛОЖЕНИЕ ПО МОДУЛЮДВА соединен с входом старшего разряда 1-й четверичной цифры, а выход соединен с выходом старшего разряда суммы, выход младшего разряда которой соединен с вы„, Ы,, 1827672 А1 элемент 2 с порогом два, два элемента 3, 4, СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, входы старшего и младшего разрядов первой четверичной цифры, входы старшего и младшего разрядов второй четверичной цифры, вход переноса, выходы старшего и л ладшего разрядов суммы, выход переноса. Одноразрядный четверичный сумматор работает следующим образом, На входы подаются старший х2 и младший х> разряды первой четверичной цифры Х = 2 - х (X 6{0,1,2,3) х1, xz (0,1)), старший у2 и младший у1 разряды второй четверичной цифры Y - 2yz + у1(%=(О,Т,2,3), у1, у2 (0,1)), перекос ро из младшего четверичного разряда (рОД0,1)).

На выходах формируются значения старшего zj, младшего к1 разрядов суммы z = 2zz+

z<(z(:(0,1;,2,3)); zz6.{0,1)) и переноса р (р1 (0,1)) в старший четверичный разряд, 1 ил., 2 табл. аеас ходом второго элемента СЛОЖЕНИЕ ПО Q0

МОДУЛЮ ДВА. Далее 1-й вход второго элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА соединен с входом младшего разряда i-й четверичной цифры, третий вход соединен с входом переноса сумматора. Выход мажоритарного элемента с порогом два соединен с третьим входом первого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, à I-и алоА соединен с входом младшего разряда i-й четверичной цифры и )-м входом мажоритарного элемента с порогом четыре, третий вход соединен с входом переноса сул л атора и третьим входом мажоритарного элемента с порогол четыре. Причем (!+3)-й вход мажоритарного элемента с порогом четыре соединен с входом старшего разряда пер1827672.Формула изобретения

Одноразрядный четверичный сумматор, содержащий два элемента СЛОЖЕНИЕ

ПО МОДУЛЮ ДВА, l-й (1 -1,2) вход первого из которых соединен с входом старшего разряда l-й четверичной цифры, выход первого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА соединен с выходом старшего разряда суммы сумматора, выход младшего разряда . суммы которого соединен с выходом второго элемента СЛОЖЕНИЕ ПО МОДУЛЮ

ДВА, l-й вход которого соединен с входом младшего .разряда 1-й четверичной цифры, третий вход второго элемента СЛОЖЕНИЕ

ПО МОДУЛЮ ДВА соединен с входом переноса сумматора, отличающийся тем, что. с целью повышения быстродействия, сумматор содержит мажоритарный элемент с порогом четыре и мажоритарный элемент с порогом два, выход которого соединен с третьим входом первого элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА, а l-й вход мажоритарного элемента с порогом два соединен с входом младшего разряда 1-й четверичной цифры и l-м входом мажоритарного элемента с порогом четыре, третий вход мажоритарного элемента с порогом два соединен с

5 входом переноса сумматора и третьим входом мажоритарного элемента с порогом четыре, 0+3)-й вход которого соединен с входом старшего разряда первой четверичной цифры сумматора, (i+5}-й вход мажоритарного элемента с порогом четыре соединен с входом старшего разряда вто,рой четверичной цифры сумматора, выход переноса которого соединен с выходом мажоритарного элемента с порогом четыре. мент с порогом четыре 1, мажоритарный элемент с порогом два 2, два элемента СЛОЖЕНИЕ ПО МОДУЛЮ ДВА 3 и 4, входы старшего 5 и младщего 6 разрядов первой четверичной цифры, входы старшего 7 и младшего 8 разрядов второй четверичной цифры, вход переноса 9, выходы старшего 15 .10 и младшего 11 разрядов суммы, выход переноса 12.

Одноразрядный четверичный сумматор работает следующим образом. На входы 5 и

6 подаются соответственно старший х2 и 20 младший х1 разряды первой четверичной цифры Х = 2х2+ х1 (ХЯ0,1,2,3}; х1, x2((0,1Q, на входы 7 и 8 подаются соответственно старший у 2 и младший у1 разряды второй четверичной цифры У - 2у2+ у1 (УЯ0,1,2,3); 25 у1, V2F»10, 1 j), на вход 9 — перенос р0 иэ младшего четверичного разряда (po4 (О,Ц .

На выходах 10, 11 и 12 формируются значения старшего z2, младшего z> разрядов суммы Z =. 2z2 + z> (Z Я 0,1,2,3); 21, 2Я",(0,1)) и 30 переноса р1 (p

При этом имеет место

Работа одноразрядного четверичного сумматора, построенная с учетом (1), представлена таблицей 1. 40

Достоинством предлагаемого одноразрядного четверичного сумматора является высокое быстродействие, определяемое глубиной схемы. Это подтверждается ана46 вой четверичной цифры, 0+5)-й вход соединен с входом старшего разряда второй четверичной цифры, а выход соединен с выходом переноса сумматора.

На чертеже представлена функциональная схема одноразрядного четверичного сумматора.

Сумматор содержит мажоритарный элеpo + Х + Y = 4p 3 + 2 *= 2(х2 + у2) + х1 + l 1 +

+po = 4p) + 2z2 +21 (1) лизом таблицы 2, где приведены значения выдержек распространения сигналов для прототипа и заявляемого сумматора. При этом сложность(по числу входов логических элементов) предлагаемого сумматора равна. сложности прототипа и составляет 16.

1827672

Таблица 1

Таблица работы одноразрядного четмричного сумматора

1827б72

Таблица 2 р и м е ч а н и е: t - задержка на вентиль, Составитель Л,Авгуль

Техред M. Моргентал Корректор Л.Ливринц

Редактор

Заказ 2359 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва. Ж-35, Раушская наб.. 4/5

Производственно-издательский комбинат "Патент", r. Ужгород, ул.Гагарина, 101

Таблица значений задержек распространения сигналов прототипа изаявляемагосумматора