Устройство обнаружения сигнала

 

Использование: в технике передачи дискретной информации для обнаружения дискретных сигналов. Сущность изобретения: устройство содержит коммутатор 1, регистр сдвига 2, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3, блок управления 4, блок памяти 5, первый, второй счетчики 6,12. элемент НЕ 7, первый, второй элементы И 8,9, первый, второй элементы ИЛИ 10,11. После записи очередного бита входной информации в регистр сдвига блок управления переключает коммутатор 1 и производится быстрый циклический сдвиг информации регистра сдвига, которая одновременно побитно сравнивается на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 3 с опорным сигналом, считываемым блоком управления 4 с блока памяти 5. Первый счетчик 6 подсчитывает общее количество совпавших бит в цикле анализа, второй счетчик 12 подсчитывает количество непрерывно следующих совпадающих бит в цикле анализа. Решение об обнаружении принимается при превышении любым из счетчиков 6, 12 установленных в них пороговых значений. Устройство обеспечивает повышение помехоустойчивости . 1 ил.

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (я)5 Н 04 L 1/20, Н 03 Н 17/00

ГОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ВЕДОМСТВО СССР (ГОСПАТЕНТ СССР) ВИЗИТ

ОПИСАНИЕ ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

{21) 4741955/09 (22) 29.09.89 (46) 30.07.93. Бюл. М 28 (71) Донецкий научно-исследовательский институт комплексной автоматизации (72) А.М.Бусел и Ю.Г.Паскарь (56) Заявка Японии 1Ф 59 — 24572, кл. Н 04 8 7/26, 1984. (54) УСТРОЙСТВО ОБНАРУЖЕНИЯ СИГНАЛА (57) Использование: в технике передачи дискретной информации для обнаружения дискретных сигналов. Сущность изобретения: устройство содержит коммутатор 1, регистр сдвига 2, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3, блок управления 4, блок памяти 5, первый, второй счетчики 6, 12, элемент НЕ 7, первый, второй элементы И 8, 9, первый, второй эле„, . Ы „„183О628 А1 менты ИЛИ 10, 11. После записи очередного бита входной информации в регистр сдвига блок управления переключает коммутатор 1 и производится быстрый циклический сдвиг информации регистра сдвига, которая одновременно побитно сравнивается на элементе ИСКЛЮЧАЮЩЕЕ ИЛИ 3 с опорным сигналом, считываемым блоком управления

4 с блока памяти 5. Первый счетчик 6 подсчитывает общее количество совпавших бит в цикле анализа, второй счетчик 12 подсчи. тывает количество непрерывно следующих совпадающих бит в цикле анализа. Решение об обнаружении принимается при превышении любым из счетчиков 6, 12 установленных в них пороговых значений.

Устройство обеспечивает повышение помехоустойчивости. 1 ил.

1830628

Изобретение Относится к технике передачи дискретной информации и может быть использовано для обнаружения дискретных сигналов, Цель изобретения — повышение помехоустойчивости устройства обнаружения сигнала.

На чертеже дана структурная схема и редложенного устройства.

Устройство обнаружения сигнала содер>кит коммутатор 1, реглстр 2 сдвига, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 3, блок 4 управления, блок Б г1амяти, счетчики 6 и 7, элемент НЕ 8, элементы И 9 л 10, элементы

ИЛИ 11 и 12, Устройство обнаружения сигнала работает следующлм образом, Работа устройства обнаружения сигкаR8 cocToI4T w3 gBjx режи лов, Запись бита входной последовательности в регистр 2 сдвига и сравнение кодового состояния регистра 2 сдвига с Опорной последовательностью, формируемой блоком 5 памяти

Входная последовательность через коммутатор 1 подается на вход регистра 2 сдвига, Ка>кдый 611Т входной последовательности сопровождается синхрониэирующим импульсом, поступающим на вход блока 4 управления. Блок 4 управления по поступлению синхронизирующего импульса формирует серию управляющих сигналов и тактовых импульсов, После записи/сдвига очереднОго бита входной последовательности в регистр 2 сдвига по слгналу с блока 4 управления происходит перекл1О ение коммутатора 1, при этом выход регистра 2 сдвига оказывается соединенным с em входом, Под воздействием пачки сдвигаю1цих импульсов - блока 4 управления, количество которых равно количеству разрядов регистра 2 сдвига, а частота следования должна быть не менее п 1Т, где 4 — частота внешних импульсов тактовой синхронизации, и— длина опорной последовательности, пролсходит циклический сдвиг содержимого регистра 2 сдвига, В результате на выходе регистра 2 сдвига имеет место записанная в нем последовательность бит, Эта последователькость подается на первый вход элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3. На второй вход элемента

ИСКЛЮЧАЮЩЕЕ WIN 3 синхронно nocryпает опорная последовательность с блока 5 памяти под воздействием серии управляющих сигналов с блока 4 управления, На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 формируется результат побитного сравнения двух последователькостей — входной и опорной, Прямые и проинвертированные элементом HE 8 импульсы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 -î.ñ.òóïàþò на входы элементов И 9 и 10, где стробируются импульсами с блока 4 управления. Таким образом, на выходе элемента И 9 формируются импульсы, соответствующие несовпадению входной и опорной последовательности, а ка выходе элемента И 10 импульсы соответствующие совпадению этих последовательностей, которые поступают на счетные входы счетчиков 6 и 7, В конце каждого цикла сравнения сигналом с блока 4 управления в счетчлк 6 и через элемент ИЛИ 11 в счетчик 7 записывается пороговая информация, подаваемая на их входы параллельной записи. Счетчик 6 подсчитывает общее количество совпавших бит в очередном цикле анализа, и сигнал на его выходе появляется при превышении установленного порогового значения, На вход предустановки счетчика 7 через элемент ИЛИ 11 поступа1от также лмпул ьсы соответствующие несовпадающим элементам сравниваемых последовательностей. Таким образом счетчик 7 подсчитывает импульсы совпадения следу Ъ Р ющле подряд, При появлении несовпадающих элементов происходит установка счетчика 7 в исходное состояние, определекнае пороговым кодом, поступающим на входы параллельной эаписл. Выходные сигналы счетчиков 6 и 7 через элемент ИЛИ 12 поступа1от на выход устройства обнаружения сигнала.

Пороговый уровень, записываемый в счетчик 6, выбирают с точки зрения миними-35 эации вероятности ложной тревоги и вероятности пропуска при поиске конкретной последовательности, и Он зависит от корреляцлонных свойств этой последовательности. Обнаоужение последовательности этим счетчиком происходит, если число Ошибок в кей, расположенных произвольным образом, не превышает установленного порогового значения.

Пороговый уровень, записываемый в

45 счетчик 7, необходимо выбирать из условия непревь1шенля допустимой суммарной вероятности ложной тревоги на выходе элемента ИЛИ 12, Это позволяет обнаруживать искому1о последовательность по относи50 тельно короткой безошибочно принятой ее части, при этом в последовательности может быть искажено значительно большее число бит, чем допускается при анализе последовательности в целом ка счетчике 6.

Таким образом устройство обеспечивает повышение помехоустойчивости при обнаружении сигнала, Формула изобретения

Устройство обнаружения сигнала, содержащее последовательно соединенные

030628

Составитель А. Бусел

Редактор Н. Коляда Тс.;ред M. Моргентал Корректор Л. Пилипенко

Заказ 2527 Тир,лж Подписное

ВНИИПИ Государственного i омитета по изобретениям и открытиям при ГКНТ СССР

113035. Москва, Ж-35, Раушская наб., 4/5

Производственно-издательс,. и комбинат "Патент", r. Ужгород, ул.Гагарина, 101 коммутатор, регистр сдвига, выход которого соединен с одним из входов коммутатора, и элемент "ИСКЛЮЧАЮЩЕЕ ИЛИ", другой вход которого соединен с выходом блока памяти, адресные входы которого соедине- 5 ны с соответствующими вь, одами блока управления, другие вых ды которого соединены соответственно . управляющим входом коммутатора, с вход м сдвига регистра сдвига и управляющи, входом первого 10 счетчика импульсов, а так .е второй счетчик импульсов, причем друго вход коммутатора является информационн. м входом устройства, входом синхронизации которого является вход блока управления, о т л и ч а- 15 ю щ е е с я тем, что, с целью повышения помехоустойчивости, в него введены элемент НЕ, элементы И и элементы ИЛИ, при этом выход элемента "ИСКЛЮЧАЮЩЕЕ

ИЛИ" через последовательно соединенные 20 первый элемент И и первый элемент ИЛИ соединен с управляющим входом второго счетчика импульсов, счетный вход которого и счетный вход первого счетчика импульсов соединены между собой и выходом второго элемента И, первый вход которого соединен с выходом элемента "ИСКЛЮЧАЮЩЕЕ

ИЛИ" через элемент НЕ, а вторые входы первого и второго элементов И соединены между собой и со стробирующим выходом блока управления, третий выход которого соединен с другим входом первого элемента ИЛИ, выходы первого и второго счетчиков импульсов соединены с соответствующими входами второго элемента ИЛИ, причем управляющие входы блока памяти, первого и второго счетчиков импульсов являются входами сигналов управления устройства, выходом которого является выход второго элемента ИЛИ.