Устройство для обнаружения ошибок цифрового сигнала

 

УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК ЦИФРОВОГО СИГНАЛА, содержащее первый блок управления, выход которого подключен к первсялу входу накопителя, а также блок памяти, первый вход которого является первшл входом устройства, отличающее с я тем, что, с целью повышения достоверности цифрового сигнала, введены первый и второй преобразователи , второй блок управления, дешифратор , коммутатор, блоки ввщеления максимального и минимального кодолё, выходы которых подключены к входам блока формирования сигнала ошибки, при этом выход первого преобразова- Теля, вход которого соединен с первым входом устройства, подключен к второму входу накопителя и к первым входам блоков вьщеления максимального и минимального кодов, к вторьм входам которых подключены первый и второй выходы накопителя, третий и четвертый выходы которого подключены к первым входам первого и второго блоков управления, выход второго преобразователя подключен к второму входу первого блока управления и третьему входу блока выделения минимального кода, а вход-. второго преобразователя объединен с третьим входом блока, вьщеления максимального кода и вторым входом g второго блока управления и является торьии входом устройства, при этом выход второго блока управления подключен к третьему входу накопителя, выходы которого подключены к входам дешифратора, выходы которого непосредственно и через коммутатор подключены к второму и третьему входам блока памяти, а третий вход ; коммутатора является третьим входом устройства. ISD 4 сл 0

СОЮЗ СОВЕТСНИХ

0 И

РЕСИУБЛИН

3(Я) Н 04 " 1/1 0

ГОСУДАРСТНЕННИЙ НОМИТЕТ СССР

В

ПО-ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГГИЙ

- ОПИСАНИЕ ИЗОБРЕТЕНИЯ

Н АВТОРСКОМУ СВИДЕТЕЛЬСТВ с

Г л г 21 ) 3326135/18-09 (22) 14.08.81 (46) 15.04.83. Бюл. Р 14 (72) И.И. Беляков, В.Д. Лиференко, И.A. Лукин, Ю.В.. Марков и В.Т. Хрыкин (53) 621. 394. 14 (688. 8) (56) 1. Заявка ФРГ Р 2522905, кл.

Н.04 L 1/10, 1977 (прототип). (54) (57) УСТРОЙСТВО ДЛЯ ОБНАРУЖЕНИЯ ОШИБОК ЦИФРОВОГО СИГНАЛА, содержащее первый блок управления, выход которого подключен к первому входу накопителя, а также блок памяти, первый вход которого является первым входом устройства, о т л и ч а ю— ц е е с я тем, что, с целью повышения достоверности цифрового сигнала, введены первый и второй преобразователи, второй блок управления, дешифратор, коммутатор, блоки выцеления максимального и минимального кодой, выходы которых подключены к входам блока формирования сигнала ошибки, при этом выход первого преобразователя, вход которого соединен с пер„„SU„„1012451 А вым входом устройства, подключен к второму входу накопителя и к первым входам блоков выделения максимального и минимального кодов, к вторым входам которых подключены первый и второй выходы накопителя, третий и четвертый выходы которого подключены к первым входам первого и второго блоков управления, выход второго преобразователя подключен к второму входу первого блока управления и третьему входу блока выделения минимального кода, а вход.. второго преобразователя объединен с третьим входом блока. выделения максимального кода и вторым входом второго блока управления и является I вторыми входом устройства, при этом выход второго блока управления подключен к третьему входу накопителя, выходы которого подключены к входам дешифратора, выходы которого непосредственно и через коммутатор подключены к второму и третьему Фаей входам блока памяти, а третий вход коммутатора является третьим входом 4ыи устройства. Ф 4

Изобретение относится к техникесвязи и может быть использовано в цифровых линиях связи для контроля лийейного сигнала, передаваемого и кодах В» Р,.ДМ» и СМ» .

Извесно устройство для обнаруже- 5 ния ошибок цифрового сигнала, содержащее блок управления, выход которого подключен к первому входу накопи" теля, а также блок памяти, первый вход которого является первым входом ус тройс TB à р 1 1.

Однако известное устройство характеризуется недостаточной достоверностью цифрового сигнала.

Цель изобретения — повышение достоверности цифрового сигнала.

Поставленная цель достигается тем, что в устройство для обнаружения ошибок цифрового сигнала, содержащее первый блок управления, выход которого подключен к первому входу накопителя, а также блок памяти, первый вход которого является первым вхо,дом устройства, введены первый и второй преобразователи, второй блок управления, дешифратор, коммутатор, блоки выделения максимального и минимального кодов, выходы которых подключены к входам блока формирования сигнала ошибки, при этом выход первого преобразователя вход которого соединен с первым входом устройства, подключен к второму входу накопителя и к первым входам блоков выделения максимального и минимального кодов, к вторым входам которых 35 подключены первый и второй выходы накопителя, третий и четвертый выходы которого подключены к первым входам первого и второго блоков управления, выход второго преобразо- 4д вателя подключен к второму входу первого блока управления и к третьему входу блока выделения минимального кода, а вход второго преобразователя объединен с третьим входом блока выделения максимального кода и вторым входом второго блока управления и является вторым входом устройства, при этом выход второго блока управления подключен к третье-, му входу накопителя, выходы которого подключены к входам дешифратора, выходы которого непосредственно и через коммутатор подключены к второму и третьему входам блока памяти, а третий вход коммутатора является третьим входом устройства.

На фиг. 1 представлена структурная схема устройства для обнаружения ошибок цифрового сигнала; на фиг. 2 — временные диаграммы, ил- 60 .люстрирующие работу устройства.

Устройство для обнаружения ошибок цифрового сигнала содержит первый преобразователь 1, второй преобразователь 2, первый блок 3 управле- 65

51 ния, второй блок 4 управления накопи> тель 5, дешифратор 6, коммутатор 7,. блок 8 памяти, блок 9 выделения максимального кода, блок 10.выделения минимального> кода, блок 11 формирования сйгнала ошибки;

1, 3I (И вЂ” входы устройства.

Обнаружение ошибки в цифровом сигнале основано на контроле нару».з ния закона максимальной суммы импульсов полутактовых интервалов. Для. кодов В Jl Г и ДМ1 сумма импульсов в любой момент времен не должна превышать величину "два", для кода СМ1максимальная сумма не превышает трех.

Устройство работает следующий образом.

На вход » подается последовательность импульсов с частотой следования, равной двойной тактовой частоте (фиг. 2 б ), на вход и подается информационная последовательность цифровых сигналов (фиг. 2e). С выхода первого преобразователя 1 на второй вход накопителя 5 поступают импульсы двойной тактовой частоты в инверсном виде, а на первый и третий входы накопителя 5 поступают разрешающие сигналы. При наличии положительного потенциала на первом входе накопителя 5 в ней происходит процесс сложения поступающих на второй вход импульсов. При наличии положительного потенциала на третьем входе накопителя 5 в нем идет обратный процесс — вычитание из записанной суммы импульсов, поступающих на третий вход Щ устройства.

Итоги работы накопителя 5 отражаются на его выходах с первого по четвертый (фиг. 2 с и 8 ). Дешифратор 6 предназначен для определения состо" яния накопителя 5, в частности сиг-. нал на втором выходе (фиг.2е) свидетельствует о наличии в накопителе 5 суммы, равной трем. Третий выход дешифратора 6 свидетельствует о наличии--суммы, равной двум (фиг. 2f). Первый выход дешифратора б свидетельствует о наличии нуля (фиг. 2 ). Вся эта информация поступает в блок памяти 8 для последующего анализа. На третий вход бло" ка 8 памяти поступает один из двух сигналов дешифратора 6 в зависимости от состояния входа 1ll устройства,При наличии положительного потенциала на входе Ю коммутатор 7 пропускает сигнал со второго выхода дешифратора 6, что соответствует анализу

/кода CMI. При наличии отрицательного потенциала на входе ПГ коммутатор 7 пропускает сигнал с третьего выхода дешифратора б, что соответствует режиму проверии кодов CMI и ВХГ. .После того, как в блоке 8 памяти зафиксирована максимально допусти-.

1012451 е

Фиг.2

Составитель С. Осмоловский .Редактор С. !Тимохина Техред,С.Мигунова КорректорiA. Ильин. Эаказ 2790/70 Тираж 675 Подписное

ВЦИИПИ Гбсударственного комитета СССР по делам изобретений и открытий

113035, (Москва, ж-35, Раушская наб., д.4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная,. 4 мая сумма для проверяемого кода, блок 3 управления запрещает дальнейшее суммирование в накопителе 5, а второй блок 4 управления разрешает производить вычитание, которое возможно только при-изйенении потенциала входного сигнала на противоноложный (фиг.. М) °

При достижении нулевого состояния в накопителе 5 происходит обратный процесс и теперь уже запрещается вы- 10

,читание,и разрешается сложение. Кроме упраления накопителем 5 блок 8 памяти предоставляет .возможность блокам 9 н

10 выделения макисмального и минимального кодов определить превышение ми- .15 нимальной и максимальной суммы (фиг. 2 Ф,i,g М ). Сигналы о превышении суммы являются сигналами о наличии .ошибок в контролируемом коде. Блом ll. формирования сигнала бшибки произво-! дит окончательное выделение общей ошибки в контролируемом коде (фиг. 2 Р ).

Изобретение разработано для волоконно-оптической линии связи при скорости передачи 8 Мбит/с.. и

34 Мбит/с.

Устройство обеспечивает повыаение . достоверности цифрового сигнала за счет.повыаения стабильности контроЛя ошибок в переходные периоды, вызван ные перерывами связи и дрейфом питаю щего напряжения.