Сумматор кодов с иррациональным основанием

 

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных устройствах с повышенной достоверностью обработки информации. Целью изобретения является увеличение среднего быстродействия работы сумматора. Это достигается тем, что сумматор кодов с иррациональным основанием , содержащий шестиразрядный блок б свертки, трехразрядный блок 4 конт

СОЮЗ СОВЕТСКИХ

СОЦИАЛИСТИЧЕСКИХ

РЕСПУБЛИК (19) () )) (si)s G 06 F 7/49

ОСУДАРСТВЕННОЕ ПАТЕНТНОЕ

ЕДОМСТВО СССР

ОСПАТЕНТ СССР) АВТОРСКОМУ. СВИДЕТЕЛЬСТВУ

1) 4933277/24

2) 30.04.91

6) 30.08.93. Бюл. Рв 32

2) В.B.Ðîýäîáàðà и Ю.А.Коняхин

6) Авторское свидетельство СССР

1170449, кл. G 06 Р 7/49, 1983.

Авторское свидетельство СССР

1691835, кл. G 06 F 7/49, 1989, ) CYMMATaP КОДОВ С ИРРАЦИОНАЛЬЫМ ОСНОВАНИГ" g (57) Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных устройствах с повышенной достоверностью обработки информации. Целью изобретения является увеличение среднего быстродействия работы сумматора. Это достигается тем, что сумматор кодов с иррациональным основанием, содержащий шестиразрядный блок 6 свертки, трехразрядный блок 4 конт1837279

45 роля перемещения, четырехразрядный блок

7 контроля свертки и функциональные свя.зи, снабжен (m-1)-разрядами блоков 4, 7 контроля перемещения и свертки, коммутатором 1, (mt2)-разрядным блоком 2 перемещения-развертки; m-разрядным блоком 5

Изобретение относится к вычислительной технике и может быть использовано в специализированных вычислительных устройствах с повышенной достоверностью обработки информации, представленной кодами с иррациональным основанием (кодами Фибоначчи или кодами золотой пропорции), обладающих высокой ошибкообнаруживающей способностью.

Цель изобретения — увеличение. среднего быстродействия сумматора.

На фиг. 1 изображена структурная схема сумматора с иррациональным основанием; на фиг. 2 — структурная схема I-го разряда блока перемещения --. развертки; на фиг, 3 — структурная схема I-ro разряда блока свертки; на фиг. 4 — структурная схема варианта выполнения блока микропрограммного управления, на фиг, 5 — график состояний и переходов блоха микропрограммного управления, Сумматор кодов с иррациональным основанием содер>кит (фиг. 1) коммутатор 1, блок 2 перемещения — развертки, блок 3 ликропрограм лного управления, блок 4 контроля перемещения, блок 5 контроля развертки, блок 6 свертки, блок 7 контроля свертки, входы 8 и 9 первого и второго mразрядных слагаемых, входы 10 и 11 синхронизации первого и второго слагаемых, первый и второй тактовые входы 12 .и 13, вход 14 запуска, вход 15 числ". циклов, вход

l6 запроса суммы, выход 17 rn-разрядной суммы, выходы 18, 19 и 20 ошибки соответственно.перемещения, развертки и свертки, выходы 21 и 22 запроса первого и второго слагаемых, выход 23 синхронизации суммы, выход 24 состояния сумматора кодов, выход

25 коммутатора, выход 26 сигналов перемелдения сумматора ходов, первый 27 и второй

28 контрольные и инверсный информационный 29 выходы сумматора кодов, информационные выходы 30 и 31 блоков контроля перемещения и развертки, инверсный информационный выход 32, контрольный выход 33 и выход 34 условия минимальности кода блока свертки, информационный выход 35 блока контроля свертки, выходы 3644 блока микропрограммного управления.

ЗО

35 контроля развертки, блоком 3 микропрограммного управления и дополнительными функциональными связями, что позволяет увеличить среднее быстродействие сумматора без потери его контролеспособности. 1 з,п. ф-лы, 5 ил.

Каждый 1-тый разряд блока контроля перемещения-развертки (фиг, 2) содержит элементы НЕ 45, 53, элементы И 46 — 49, 54-56, элементы ИЛИ 50,51, 52, 57 и О-триггер 58 с прямым выходом 59ь входы 25ь

29I+l, 29н-г, ЗОь 3 lь 32, 37, 38, 39, 40,41, 59п1, 59i+2, 60ь1, 60I-2, выходы 26ь 27, 28ь 29I, 60ь

Каждый I-тый разряд блока свертки (фиг. 3) содержит элементы И 61, 62, 64, 68, 69, 70, элементы ИЛИ 65, 66, 71, элементы

НЕ 63, 67, 0-триггер 72, входы 24, 26ь 32Ii1.

321+2, 35ь 42, 43, 7ЗМ, 731+2, 73l+m, 74ь1, 74-2, выходы 32I, ÇÇI, Э4ь 73I, 74I.

Блок микропрограммного управления (фиг. 4) содержит узел 75 выделения запроса слагаемых, счетчик 76, элементы И 77, 80, 81, 82, 85, 86, 87, 89, 90, 91, элемент ИЛИ-НЕ

84, 0С-триггер 83, элемент ИЛИ 88, девятиразрядный узел установки 78, в каждом l-u разряде которого реализуется логическая функция Ч f I С, где rI — число состояний

Г)

С* блока 3, из которых возможен переход в состояние С>, девятиразрядный регистр состояний с прямыми 108 и инверсными 109 выходами, входы 10 — 16, 26, 29, 34, выходы

21-24, 36 — 44, выходы 111 — 113 элементов И

77, 81 и выход 114 элемента ИЛИ-НЕ 84.

Узел 75 выделения запроса содержит элементы И 92, 93, 96, 99, элементы И-НЕ 100, 101, 105, 106, элемен гы ИЛИ 97, 98 ОС-триггеры 94, 95, 102, 103, 104, выходы 107 и 108.

Схема каждого I-ro разряда блоков 4, 5 и 7 контроля перемещения, развертки и свертки аналогична схеме I-ro разряда блоков контроля перемещения и свертки в прототипе, Сумматор работает следующим образом, При нахождении блока 3 в состоянии

Со на выходе 24 находится нулевой потенциал, обнуляющий регистры в блоках 4, 5, 6, 7 и означающий, что сумматор ходов с иррациональным основанием готов к работе.

При появлении сигнала иПуск" (14) = 1) блок

3 переходит в состояние С, а в счетчик 76 и+3 ааписыааатса двоичный лод числа ) — -( гп циклов работы сумматора, где и — разрядность мантиссы слагаемых, m — число разря1837279

50 ов, обрабатываемых сумматором в одном икле, )Х(— ближайшее целое число, не еньшее Х, Изменение состояния блока 3 утем установки в 1 соответствующего раэяда регистра 79 происходит flo синхросигалам, поступающим на первый тактовый ход 12.

В каждом j-м разряде девятиразрядноо узла установки 78 реализуется логичекая функция Fj = Vf* С*, где rj — число

r) остояний С» блока 3, из которых возможен ереход в состояние С), f* — логическая фун- ция перехода из состояния С+ в состояние . В соответствии с приведенным ниже апоритмом работы сумматора функции Fj, = 0,7, выглядят следующим образом:

Fî - (141 109o) ч (23) (109e):

F> =(107) P3J (1091) ч (14) (109О) ч (111) (1097);

Fg = (107) ° {23) (109 з) v (107) (1096);

Fa=(112) (1092) v(1094) v(1095):

F4 = (112) (114) ч (114) {Т13) (109з);

Fs (T1 2) (113) (114) (109з);

Ее=(112) (108) . (113) (109з) v

v (112) {10 8 . (109 ) v (107) {109();

Г7=(112) (108) (1092) v

v (112) (108) (113) (109з);

Еа = (111) (10Я7) ч (23) (109э), Управляющие сигналы на выходах 37—

3 блока 3 являются ло);.ическими функцияи сигналов на выходах,108 и 109 регистра

9 и синхросигнала на втором тактовом вхое 13 сумматора. Вречменной сдвиг мехчду инхросигналами на входах 12 и 13 равен умме максимальной задержки на логичеком элементе и максимального времени ежду появлением сигнала на С-входе регитра 79 и установкой новых значений сигнаов на его выходах.

Формирование набора управляющих игналов блоком 3 микропрограммного упавления для вычисления m-pазрядного кода уммы происходит при последовательном пееходе блока 3 из состояния С1 в состояние

7 в соответствии с графом состояний и переодов. Рассмотрим работу сумматора при выислении кода суммы 21 .

В состоянии С1 блок 3 находится до тех ор, пока на входы 8 и 9 не поступает хотя

ы одно из слагаемых, сопровождаемых игналами синхронизации на входах 10 и 11 (107) - 1), и не будет обнулен триггер 83 инхронизации суммы((23) = О), что означает ередачу кода суммы Z ->, сформированноо в предыдущем цикле, из сумматора для альнейшей обработки, При поступлении

45 сигналов синхронизации на входы 10 и {или)

11 сумматора устанавливается в 1 один из триггеров 102 или 103 узла 75 выделения запроса, а также триггер 104 ((108) = 1), При этом запись сигналов синхронизации в триггеры 94 и 95 осуществляется по переднему фронту синхросигнала со входа 13, а запись выделенного сигнала синхронизации в триггеры 102 или 103, а также в триггер 104 — по заднему фронту этого синхросигнала, проинвертированного элементами 100 и 101. Сигнал синхронизации слагаемого на входе 10 обладает более высоким приоритетом, чем сигнал на входе 11.

При нулевом значении на выходе .36 триггера 103 ко входу блока 2 через коммутатор 1 подключается вход 8 первого слагаемого. Если (36) = 1, то на вход-блока 2 поступает второе слагаемое. Единичное и нулевое значение сигнала на выходе 108 триггера 104 соответствует первой и второй половине цикла работы сумматора при вычислении Zj" .

При выполнении условия (107) (23) - 1 блок 3 переходит в состояние Сг, в котором осуществляется запись кода слагаемого с выхода 25 коммутатора 1 на регистр блока 2 перемещения-развертки ((37) = 1), выдача нулевого сигнала о приеме слагаемого на соответствующем входе сумматора и запросе очередного m-разрядного кода ((21) = 0 или (22) = О), сдвиг содержимого регистра блока 6 свертки íà m разрядов в сторону старших разрядов ({44) = 1) и вычитание 1 из счетчика 76.

Если содержимое регистра блока 2 не равно О ((112) = О), то блок 3 переходит в состояние Сз, в котором по сигналу на выходе 38 осуществляется операция перемещения кодов, находящихся в регистрах блоков

2 и 6. Суть операции перемещения над двоичными разрядами х(и у) иллюстрируется таблицей.

Блок 3 из состояния Сз переходит в состояние С4 при выполнении следующих условий: если содержимое регистра блока 2 не равно О ((112) = О) и либо хотя бы в одном из разрядов кодов выполнилось перемещение 1 ({114) - О), либо операция перемещения выполнена вхолостую ((1 14) = 1), но код в регистре блока 6 не минимизирован ((1 13) = О), т.е. существуют условия для выполнения операции свертки.

В состоянии С4 осуществляется выполнение одной операции свертки над кодом в регистре блока 6 ((42) = 1), т..е. код 001 приводится к коду 100, и выполняется контроль операции перемещения {(39) = 1) аналогично тому, как это реализовано в прототипе. Из состояния С4 блок 3 переходит в состояние

1837279

45

Сз. Если содержимое регистра блока 2 не равно 0, операция перемещения выполнена вхолостую и код в регистре блока 6 минимизирован, то блок 3 из состояния С3 переходит в состояние С, в котором выполняются операции развертки кода в регистре блока

2 (Щ0011) и контроля перемещения, Из состояния С блок 3 снова переходит в состояние Сз, в котором кроме операции перемещения выполняются операции контроля свертки и развертки ((41) - 1, (43) - 1). Эти операции по сути аналогичны операции контроля перемещения.

В случае, если содержимое регистра блока 2 равно О ((112) =- 1), триггер 104 установлен о 1 и содержимое регистра блока 6 минимизировано ((113) = 1) блок 3 переходит из состояния Сз в состояние Св. В этом состоянии осуществляется контроль операции перемещения, обнуление триггера 104 и фиксация сигнала синхронизации второго слагаемого на одно из триггеров

94 и 95. При наличии слагаемого на соответствующем входе 8 или 9 осуществляется изменение состояния триггеров 102 и 103, переключение коммутатора 1 по сигналу на выходе 36 блока 3 и переход блока 4 из состояния Сз в состояние Сг. После этого выполняется вторая половина цикла формирования m-разрядной суммы — сложение промежуточной суммы с m-разрядным кодом второго слагаемого, При этом блок 3 формирует управляющие сигналы, переходя из состояния С в состояние Сз и далее, После завершения операции сложения блок

3 переходит из состояние Сз в состояние Ст.

Условие перехода-(зт=(112) (108) (113) =1.

В состоянии Ст устанавливается в 1 триггер

83, формируя на выходе 23 сигнал синхронизации суммы, свидетельствующий о том, что в старших разрядах регистра блока G сформирована m-разрядная сумма Е, Если содержимое счетчика 76 не равно

О ((111) = О), то блок 3 переходит в состояние

С и выполняется очередной ()+1)-й цикл формирования суммы ZI+< . Если содержимое счетчика 76 равно О ((111) = 1), то блок 3 переходит в состояние Св, в котором он находится до тех пор, пока по сигналу на входе

16 сумматора не будет обнулен триггер 83 ((23) О),. Это означает, что последняя сумма

Zi выдана из сумматора. Затем блок 3 переходит в состояние Со, и процесс сложения заканчивается.

Формула изобретения

1. Сумматор кодов с иррациональным основанием, содержащий блок свертки, блок контроля перемещения и блок контро5

35 ля свертки, причем контрольные выходы блоков контроля перемещения и свертки соединены соответственно с выходами признака перемещения и свертки сумматора, выход старшего разряда суммы которого является прямым информационным выходом старшего разряда блока свертки, контрольный выход и информационный вход которого соответственно соединены с информационными входом и выходом блока контроля свертки, отличающийся тем, что, с целью увеличения среднего быстродействия сумматора, в него введены m-1 разрядов блока свертки и блоков контроля перемещения и свертки, m = 2, 3, .„, коммутатор, (m+2)-разрядный блок перемещенияразвертки, m-разрядный блок контроля развертки и блок микропрограммного управления, причем два информационных входа и выход коммутатора соединен соответственно с гп-разрядными входами первого и второго слагаемых сумматора и первым информационным входом блока перемещения-развертки, каждый 1-й разряд (где i - 1, 2, ..., m) которого содержит семь элементов

И, четыре элемента ИЛИ, два элемента HE и О-триггер, прямой выход которого соединен с первыми входами первого, второго и третьего элементов И, инверсный выход Dтриггера соединен с первыми входами четвертого, пятого и шестого элементов И и с входом признака инверсного информационного кода блока микропрограммного управления, первый выход которого соединен с первым входом седьмого элемента И, второй вход которого соединен с выходом i-го разряда коммутатора, выход седьмого элемента И соединен с первым входом первого элемента ИЛИ, выход которого соединен с входом D-триггера, второй и третий входы первого элемента ИЛИ соединены соответственно с выходами третьего и шестого элементов И, вторые входы которых соединены соответственно с выходами первого элемента НЕ и второго элемента ИЛИ. выход которого соединен с входом первого элемента НЕ, первый и второй..входы второго элемента ИЛИ I-го разряда блока перемещения-развертки соединены с выходами вторых элементов И (i-2)-ro и (I-1)-го разрядов соответственно блока перемещенияразвертки, третьим входом второго элемента ИЛИ и первым входом третьего элемента ИЛИ I-го разряда блока перемещения-развертки, выход которого соединен с информационным входом i-го разряда блока контроля свертки, информационный выход I-IG разряда которого соединен с вторым входом пятого элемента И i-го раз1I337279,0 яда блока перемещения-развертки, выход оторого соединен с вторым входом третьео элемента ИЛИ, вторые входы первого, етвертого и второго элементов И соединеы с вторым, третьим и четвертым выходами, лока микропрограммного управления, пяый выход которого соединен с третьим вхоом пятого элемента И, четвертый и пятый ходы которого соединен с прямыми выхоами 0-триггеров (i+1)-ro и {i+2)-го разрядов лока перемещения-развертки, третий вход ервого элемента И соединен с инверсным нформационным выходом i-ro разряда лака свертки и входом второго элемента

Е, выход которого соединен с третьим вхоом четвертого элемента И, четвертый вход оторого соединен с информационным выодом I-го разряда блока контроля перемеения, выход четвертого элемента И оединен с первым входом четвертого элеента ИЛИ, выход которого соединен с информационным входом I-го разряда блока контроля перемещения, второй вход четертого элемента ИЛИ соединен с выхоом первого элемента И, четвертым ходом второго элемента ИЛИ и входами ризнака сигнала перемещения блока микопрограммного управления и первым инормационным входом блока свертки, нверсный выход D-триггера (i+1)-ro и (I+2)о разрядов блока перемещения-развертки оединены с третьим и четвертым входами торого элемента И I-I o блока перемещеия-развертки, прямой информационный ход (m-1) младших разрядов блока свертки вляется выходом суммы младших разрядов умматора, контрольный выход блока контоля развертки соединен с выходом признаа ошибки развертки сумматора, первый и торой входы синхронизации сумматоров оединены с первым и вторым синхровходаи блока микропрограммного управления, ервый и второй тактовые входы которого оединены с одноименными входами cjjM атора, входы запуска, числа циклов и зароса сумматора соединены с входами ризнака запуска, признака числа циклов и признака запроса блока микропрограммног управления, вход признака условия миниг альности кода которого соединен с о ноименным выходом блока свертки, шест й, седьмой и восьмой выходы блока микр программного управления соединены с в ходами запроса первого и второго слагае ых и сигнала сопровождения суммы сумматора соответственно, выход состояния к торого соединен с девятым выходом блок микропрограммного управления и перв гми управляющими входами блоков с ертки, контроля перемещения свертки, контроля развертки 11 KOHTDoflR свертки, BTO рые управляющие входы блоков контроля перемещения и контроля развертки соединены с третьим и пятым выходами соответ5 ственно блока микропрограммного управления. десятый выход которого соединен с вторым управляющим входом блока контроля свертки и блока свертки, третий и четвертый управляющие входы которого со10 единены с одиннадцатым и двенадцатым входами соответственно блока микропрограммного управления, тринадцатый выход которого соединен с адресным входом коммутатора, первый и второй информацион15 ные входы которого соединены с входами первого и второго слагаемых сумматоров.

2, Сумматор по и. 1, о т л и ч а ю щ и йс я тем, что каждый i-й разряд блока свертки содержит шесть элементов И, три элемента

20 ИЛИ, два элемента НЕ и 0-триггер, прямой выход которого соединен с первыми входами первого и второго элементов И и является прямым информационным выходом I-го разряда блока при i = 1, 2, ..., m, инверсный

25 выход D-триггера соединен с первыми входами третьего и четвертого элементов И и являетсл инверсным информационным выходом i-го разряда блока, первый и второй управлягощие входы которо о соединены

30 соответственно с входом установки в ноль

D-триггера и вторым входом второго элемента И, третий управляющий вход блока соединен с первым входом пятого элемента

И, второй вход которого соединен с выхо35 дом третьего элемента И и входом первого элемента НЕ; выход которого соединен с выходом I-Io разряда условия минимальности кода i-го разряда блока, контрольный выход I-го разряда которого является выхо40 дом первого элемента ИЛИ, первый вход которого соединен с выходом третьего элемента И, третий, четвертый и пятый входы которого соединены соответственно с информационным входом I-го разряда блока и

45 инверсными информационными выходами

D-триггеров (II-1)-го и (i+ >-го разрядов блоков, прямые выходы которых соединены с вторым и TpOTI MM входами третьего элемента И i-го блока, вход г;ризнака сигнала пере50 мещения которого соединен с первым входом второго элемента ИЛИ, второй и третий входы которого соединены с выходами сигналов свертки (i-1)-го и (i-2)-го разрядов блока, четвертый управляющий вход

55 которого соединен с первым входом шестого элеглента И, второй вход которого соединен с flpslMblM выходом 0-триггера {I III1)-го разряда блока, выход шестого элемен"а И соединен с первым входогл третьего элемента ИЛИ, второй и третий входы когор Io

1837279

12 соединены с выходами первого и четвертого элементов И, выход третьего элемента ИЛИ соединен с информационным входом Dтриггера, выход второго элемента ИЛИ соединен с вторым входом четвертого элемента .

Й и входом второго элемента НЕ, выход которого соединен с вторым входом nepaord элемента И, четвертый вход третьего элемента ИЛИ соединен с выходом пятого элемента И, вторым входом первого элемента

5 ИЛИ и выходом 1-ro.ðàçðÿäà сигнала свертки блока, 1837279 337279

Составитель В,Роздобара

Техред M,Mîðãåíòàë Корректор С.Патрушева

Редактор Л,Народная

Производственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 101

Заказ 2865 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., A/5