Устройство для функционального контроля больших интегральных схем

 

Сущность изобретения: устройство содержит блок 1 стробируемых компараторов, выполненных на компараторах 2 и 3, элементы задержки 4 и 5, формирователи коротких импульсов 6-9, элементы памяти 10-13, выполненные на триггерах, элементы И 14 и 15, коммутатор 16, триггер результата контроля 17, счетный триггер 18, элементы И 19 и 20, источники 21 (UonO) и 22 (Uon1) опорных напряжений, информационный вход 23, управляющие входы 24 и 25 и вход синхронизации 26 с соответствующими связями. 2 ил.

со;оз советских

СС)!!ИАЛИСТИЧЕСКИХ

РЕСПУВЛИК

Г СУДАРСТ8ЕННОЕ ПАТЕНТНОЕ

8 ДОМСТВО СССР (Г СПАТЕНТ СССР)

С ПИСАНИЕ ИЗОБ ЕТЕНИЯ

К ПАТЕНТУ (ills 6 01 R 31/28, 31/318.;. ..;.г1!, гт (2 ) 4867492/21 (2 ) 02,07.90 (4 ) 30,08.93. Бюл. N.ã 32 (7 ) Государственное арендное научно-произ одственное малое предприятие "Инжене " (7 ) А, А. Гирлин и А. fl. Гаськов (7 ) Государственное арендное научно-произ одственное малое предприятие "Инжене (5 ) Авторское свидетельство СССР

М 1583887, кл. G 01 R 31/28, 31/28, 31/318, 19р8, Авторское свидетельство СССР

N. 1337838, кл. G 01 R 31/28, 31/318, 1986, „„Я3 „„1838796 А3 (54) УСТРОЙСТВО ДЛЯ ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ БОЛЬШИХ ИНТЕГРАЛЬНЫХ СХЕМ (57) Сущность изобретения: устройство содержит блок 1 стробируемых компараторов, выполненных на компараторах 2 и 3, элементы задержки 4 и 5, формирователи коротких импульсов 6 — 9, элементы памяти

10 — 13, выполненные на триггерах, элементы И 14 и 15, коммутатор 16, триггер результатаа контроля 17, счетный триггер 18, элементы И 19 и 20, источники 21 (0опО) и

22 (0оп1) опорных напряжений, информационный вход 23, управляющие входы 24 и 25 и вход синхронизации 26 с соответствующими связями, 2 ил.

1838796

Изобретение относится к контрольноизмерительной технике и может быть использовано в устройствах контроля динамического функционирования интегральных схем.

Цель изобретения — расширение функциональных возможностей и повышение точности контроля.

Цель достигается тем, что в устройство, содержащее два элемента задержки, первый элемент памяти, первый элемент И, триггер результата контроля, дополнительно введены блок стробируемых кампаратаров, первый, второй, третий четвертый формирователи коротких импульсов, второй третий, четвертый элементы памяти, второй, третий, четвертый элементы И, коммутатор и счетный триггер, причем выход первого компаратора соединен с информационными входами первого и второго элементов памяти, выход второго компаратара соединен с информационными входами третьего и четвертого элементов памяти; оричем первый управляющий вход через первый элемент задержки соединен с С-входами первого и второго формирователей коротких импульсов, а второй управляющий вход через второй элемент задержки соединен с С-входами третьего и четвертого формирователей коротких импульсов, выходы формирователей коротких импульсов соединены с С-входами соответствующих элементов памяти, выходы первого и третьего элементов памяти соединены с входами первого элемента И, выходы второго и четвертого элементов памяти соединены с входами второго элемента И, выходы элементов И соединены с входами коммутатора. выход которого соединен с информационным входом триггера результата контроля, вход счетного триггера соединен с входом синхронизации, прямой выход счетного триггера соединен с D-входами первого и третьего формирователей коротких импульсов, с первым входом третьего элемента И, с входом управления коммутатора, а инверсный выход счетного триггера — с информационным входом счетного . триггера, с D-входами второго и четвертого формирователей коротких импульсов, с входом четвертого элемента И. выходы третьего и четвертого элементов И соединены с

R-входами элементов памяти, причем вход синхронизации соединен с С-входом триггера результата контроля.

На фиг. 1 изображена схема устройства для функционального контроля больших интеграlbных схем, на фиг. 2 — временные диаграммы, поясняющие работу устройства.

4 и вторым 5 элементами задержки соответственно, выход первого элемента 4 задержки соединен с С-входами первого 6 и второго 7 формирователей коротких импульсов, а выход второго элемента 5 задержки соединен с С-входами третьего 8 и четвертого 9 формирователей коротких импульсов, Выход компаратора 2 соединен с D-входами первого 10 и второго 11 элементов памяти, выход компаратора 3 соединен с

D-входами третьего 12 и четвертого 13 элементов памяти, причем С-входы элементов памяти 10-13 соединены с выходами формирователей коротких импульсов 6-9 соответственна, инверсные выходы элементов памяти 10 и 12 соединены с входами элемента И 14, а инверсные выходы элементов

11 и 13 соединены с входами элемента И 15, выходы элементов И 14 и 15 соединены с входами коммутатора 16, выход которого соединен с D-входом триггера результата контроля 17. Вход синхронизации 26 соединен с С-входом счетного триггера 18, с первыми входами элементов И 19 и 20, с С-входом триггера результата контроля 17. причем прямой выход счетного триггера 18 соединен с 0-входами первого 6 и третьего 8 формирователей коротких импульсов, с вторым входом элемента И 20, с входом управления коммутатора 16, а инверсный выход — с

D-входом счетнага триггера 1.8, с D-входами второго 7 и четвертого 9 формирователей коротких импульсов, с вторым входом элемента И 19, выход элемента И 19 соединен с R-входами элементов памяти 10, 12 выход элемента И 20, соединен с R-входами элементов памяти 11, 13.

Устройство содержит блок 1 стробируемых компаратаров, выполненный на компараторах 2 и 3, элементы задержки 4 и 5, формирователи коротких импульсов 6-9, 5 элементы памяти 10-13, выполненные на триггерах, элементы И 14 и 15, коммутатор .16, триггер результата контроля 17, счетный триггер 18, элементы И 19 и 20, источники

21(0опО) и 22 (0оп1) опорных напряжений, информационный вход 23, управляющие входы 24 и 25 и вход синхронизации 26, Обьединенные входы компараторов 2 и

3 блока 1 кампараторов являются информационным входом 23, вторые входы компара"5 торов 2 и 3 соединены с источниками 21 и 22 опорных напряжений, задающими програм мируемые значения логических уровней "0" и "1" соответственно, стробируемые входы компараторов 2 и 3 соединены с первым 24

20 и вторым 25 управляющими входами соответственно, кроме того, первый 24 и BTopQA

25 управляющие входы соединены с первым

1838796

15

25

35

Устройство для функционального контроля цифровых интеграль lblx схем работает следующим образом, Поступающие на вход 26 синхронизации импульсы синхронизации переключают счетный триггер 18, который формирует сигнал переключения, управляющий работой схемы (фиг. 2.а), На информационный вход 23 устройства поступает выходной сигнал с проверяемой микросхемы (фиг. 2, б), В блоке 1 стробируемых компараторов происходит сравнение выходного сигнала с микросхемы с логическими уровнями "1" и "0". задаваемыми источниками 21, 22 опорных напряжений, Сравнение сигнала проверяемой микросхемы с опорным уровнем осуществляется в момент прихода сигнала стробирования компаратора с управляющих входов 24 (фиг. 2, в) или 25 (фиг. 2, г).

Пусть п-й импульс синхронизации установил счетный триггер 18 в состояние, когда

»а прямом выходе счетного триггера 18 устанавливается нуль, а на инверсном — единица (фиг, 2, д, е). При этом и-й импульс синхронизации, проходя через элемент И

19, формирует импульсы сброса элементов памяти 10, 12, устанавливая на их выходе состояние "ГОДЕН" (логическая "1" на выходе элемента памяти)(фиг. 2, з). Задержанный элементом задержки 4 сигнал стробирования компаратора 2 запускает формирователь коротких импульсов 7, а задержанный элементом задержки 5 сигнал стробирования компаратора 3 запускает формирователь коротких импульсов 9 (фиг.

2, м, о). Результат сравнения с выхода компаратора 2 (фиг, 2, и) по положительному фронту сигнала с выхода формирователя коротких импульсов 7 записывается в элемент памяти 11 (фиг. 2, р), результат сравнения с выхода компаратора 3 (фиг, 2, к) по положительному фронту формирователя коротких импульсов 9 записывается в элемент памяти 13 (фиг. 2, т), В случае, если в любой из элементов памяти 11, 13 будет запиеан

"БРАК" (логический "0" на выходе элемента памяти), то эта информация будет записана в триггер результата контроля 17 по положительному фронту п+1-го импульса синхронизации (фиг. 2, у), Следующий и+1-й импульс синхронизации установит счетный триггер 18 в состояние, когда на прямом выходе счетного триггера 18 устанавливается единица, а на прямом выходе счетного триггера t R устанавливается единица, а на инверсном - нуль (фиг. 2. д.e.). При этом и+1-й импульс синхронизации, проход через элемент И 20. формирует импульс сброса элементов памяти

11, 13, устанавливая на их выходе состояние

"ГОДЕН" (логическая "1" на выходе элемента памяти) (фиг, 2, ж). Задержанный элементом задержки 4 сигнал стробирования компаратора 2 запускает формирователь коротких импульсов 6, а задержанный элементом задержки 5 сигнал стробирования компаратора 3 запускает формирователь коротких импульсов 8 (фиг, 2, л.н.), Результат сравнения с выхода компаратора 2 (фиг, 2, и) по положительному фронту сигнала с выхода формирователя коротких импульсов

6 записывается в элемент памяти 10 (фиг. 2, и), результат сравнения с выхода компаратора 3 (фиг, 2. к) по положительному фронту формирователя коротких импульсов 8 записывается в элемент памяти 12 (фиг. 2, с). В случае, если в любой из элементов памяти

10, 12 будет записан "Б PA K" (логический "0" на выходе элемента памяти), то эта информация будет записана в триггер результата контроля 17 по положительному фронту и+2 импульса синхронизации (фиг. 2, у). Следующий и+2-й импульс синхронизации установит счетный триггер 18 в состояние, когда на прямом выходе счетного триггера 18 устанавливается нуль, а на инверсном — единица, и работа устройства повторяется, Таким образом, применение стробируемых компараторов ограничивает высокочас-1отный тракт входным каскадом компаратора, а схема черезтактовой выдачи результата контроля позволяет опрашивать путем подачи строба на компаратор любой момент времени в течение такта без потери информации о такте, в котором производился опрос, причем стробы могут занимать любое из двух возможных положений на временной шкале относительно импульса синхронизации и менять их в реальном масштабе времени от такта к такту без прерывания процедуры контроля, Формула изобретения

Устройство для функционального контроля больших интегральных схем, содержащее первый и второй элемент задержки, первый. второй, третий и четвертый элементы памяти, первый и второй эле;-;енты И, триггер результата контроля, выход которого является выходом устройства, первый и второй компараторы, первые входы которых соединены с исгочником опорных напряжений, а вторые входы объединены и соединены с клеммами для подключения обьекта контроля, выходы первого и второго компараторов соединены соответственно с информационными входами первого и второго элементов памяти, выходы которых соединены соответственно с первыми входами первого и второго элементов И, первый уп1838796 равляющий вход устройства, о т л и ч а ющ е е с я тем, что, с целью расширения функциональных возможностей и повышения достоверности контроля, в него введены первый, второй, третий и четвертый 5 формирователи коротких импульсов, третий и четвертый элементы И, коммутатор, счетный триггер, синхронизирующий вход которого соединен с входом синхронизации устройства, первыми входами третьего и 10 четвертого элементов И и синхронизирующим входом триггера результата контроля, 0-вход которого соединен с выходом коммутатора, первый и второй входы которого соединены соответственно с выходами 15 первого и второго элементов И, вторые входы которых соединены соответственнос выходами третьего и четвертого элементов памяти, R-входы которых объединены и соединены с выходом четвертого элемента И, 2О второй вход которого соединен с прямым выходом счетного триггера, 0-входами первого и второго формирователей коротких импульсов и третьим входом коммутатора, инверсный выход счетного триггера соеди- 25

Vxp и„, 1 г д

Составитель А, Гирлин

Техред М.Моргентал Корректор А, Мотыль

Редактор С. Кулакова

Заказ 2924 Тираж Подписное

ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР

113035, Москва, Ж-35, Раушская наб., 4/5

Производственно-издательский комбинаг "Г1атент", г. Ужгород, ул,Гагарина, 101

Ж

U

K и д

tJ

fl

Р

С

У нен с 0-входами третьего и четвертого формирователей коротких импульсов, счетного триггера и вторым входом третьего элемента И, выход которого соединен с R-входами первого и второго элементов памяти, выходы первого, второго. третьего и четвертого формирователей коротких импульсов соединены соответственно с С-входами первого, второго, третьего и четвертого элементов памяти, 0-входы первого и второго элементов памяти соединены соответственно с 0входами третьего и четвертого элементов памяти, первый управляющий вход устройства через первый элемент задержки соединен с С-входами первого и третьего формирователей кротких импульсов, а Свходы второго и четвертого формирователей коротких импульсов через второй элемент задержки соединены с вторым управляющим входом устройства, который соединен со стробирующим входом второго компаратора, первый управляющий вход устройства через первый элемент задержки соединен со стробирующим входом первого компаратора.